PLL cover range question

criffs

I need to design a PLL which can cover 250M~1GHz according to different input reference clock.
One method is use two VCO, one cover 250~600MHz,another cover 500~1GHz (overlap 100M).
Another method is use one VCO.It can run at 500M~1GHz, then use a post divider at the
output.I can use a control bit to control this post divider.
In my point ,the second one is better. But why somebody prefer to use method one?
2 H3 l8 E' v0 z3 e6 E" YThis PLL is used in LVDS tx.
Thanks in advance.

finster

我個人覺得兩種方法皆可達到
若是我的話,我也會用第二種方式的架構
( E: e# j% t4 }- w" H2 j$ ^7 x
不過,用第一種方法有一個好處是在VCO工作在較低frequency時,會比較省電
5 w" E! o# Z- K* Y+ z3 z  B" W- X1 X而這是第二種架構所無法達到的
6 _& }: l: f" a7 ^; D+ y但缺點是一次需要兩個vco電路,很會佔面積

nowich

以前做频综也是用好几个vco的，似乎这样可以把每个vco的带宽做的小些

hisanick

是喔?
# ]( Y, }4 D- z可是我覺得第一個方法比較好耶...
第二個直接用除法器去接輸出，pn會不會變差??
; e. `7 D& c1 x  a1 `# A# P低頻震盪器功耗會很大嗎 我試過應該不會吧....
如果要用除法器去兜 相當於再做一個vco的power  而且頻率也要做高....

小弟我才疏學淺覺得應該第一個  QQ

super

我也是覺得第一個比較好 .
kv 大  PN 差
第一個KV會小  PN好  只是要注意寄生問題

finster

就以PLL本身的設計來說
最難設計和考量的是VCO電路,因為VCO電路是產生jitter最顯著的電路,同時也是整個PLL電路中最耗電和最靈敏的地方
5 Q/ [1 j. x2 T2 Y" B, v; J9 k故而,一般我自己在設計VCO電路時,會特別考量matching, VCO gain,和電流消耗等,因為這些都會影響到整個PLL的performance
而在整個PLL電路設計中,尚需考量到damping factor這項參數
所以,假如在一個應用電路中需要用到兩個VCO電路時,設計的考量,面積和電路複雜度以及兩個VCO所產生的問題會變得比較複雜
6 Y" u# u9 X" }  \0 S' R7 \所以,若我負責這個設計,那我寧可在數位部份用多一些電路也不太想在PLL電路上用到兩個VCO電路,因為那會讓PLL變得很難設計

nowich

damping factor怎么得到？
应该从环路传输函数中算的吧
3 e- n* r1 ~8 `' B. u也就是说 要先把环路各个模块定了  比如lpf，再改的动得到一个阻尼系数
3 t  M4 W$ O9 b
' U' g) a$ W$ V0 L  `5 `我的问题是阻尼系数是不是都选0.707好呢？ 会不会有些时候会改变最佳阻尼系数的选择呢？

mixsignal

在设计vco的时候 大家会让每一级的输出达到rail to rail么（好像很费电）？

finster

dampling factor這個參數依據Razavi書中所寫是要大於0.707才算比較safe
1 y2 l5 Y- ^4 E# e6 Q) q# X故而,一般我們在設計PLL時都是以dampling factor要在所有工作電壓範圍,溫度變化,corner變化下都要能夠符合這個條件才算OK
所以在設計上,絕大部份都是先固定charge pump current,LPF的R-C值,後來再來決定VCO的gain,如果無法達到設計的要求,才會又回過頭來再重新訂定各個參數
. q5 Z4 ?- c$ L0 J$ f# Z, d0 L而順道一提,因為LPF的R-C值有一定的限制,故而一般都是建議改charge pump current與VCO gain這兩個參數
5 h8 ]2 S, J# L2 d/ Y0 u. ~# g- [
  N' c9 _+ y; E& P最後,VCO本身的ring oscillator並不會設計成rail-to-rail
4 R( x9 _- Z0 Z# H而是會在後面再接一個differential-to-singled-end電路把clock轉成rail-to-rail
0 \6 m# @5 a: k6 u1 ^. d這個和VCO本身的設計有關
* O2 L- d2 z2 D" N: s- I所以,VCO電路本身是一個很靈敏且重要又很耗電的電路

mixsignal

finster大大 做过self biased 结构的pll么，与bandgap偏置结构的pll比哪个性能更好一些呢？

anita66

finster大大真的講的蠻好的, 看來真的是位PLL的高手, 不知有沒有大大對SSCG有較深的研究的??
) s: M1 h5 q" m* O. u可以分享一下心得嗎??3Q~

finster

就以自我偏壓和Bandgap reference circuit來說,兩者我都有設計過,兩者都有各自的優缺點
若這兩個電路運用到PLL上的話,如果你不在意area大小的話,那我會建議你用Bandgap refernece cirucit所產生出來的bias current or bias voltage,這是因為Bandgap reference circuit是一種不隨溫度,工作電壓變化而變化的電路,所以它的bias current or bias voltage會比較好,但缺點是所需的area相對會比自我偏壓大上許多,而自我偏壓跟Bandgap reference circuit相比較易受溫度影響而不受工作電壓影響,這點是它比不上Bandgap reference circuit,但在area上卻比Bandgap reference circuit少上很多
所以,若是業界,我就選自我偏壓電路

至於SSCG
" {- D1 X! q7 K' c- Y我略有研究,因為工作需要,所以有花點時間研讀這方面的paper
# R# W7 w! Y8 d5 t4 M3 p- u3 x* ]這種電路在PLL的應用上並不多,變化上大部份只局限在post-divider或者charge pump and LPF這兩個地方
這類的paper在IEEE上大概不會超過十篇吧,若你有興趣,研讀個一兩篇大概就可以知道它的變化有限,較難有突破的地方
4 j5 O0 q0 h. g2 |- n4 }0 ]5 D0 h2 e" \論壇上有幾帖在討論SSCG的,你可以尋找一下

frankiejiang

弱问一下大大
SSCG是啥东东呢？
, r! M& |6 ^9 J% d& ~谢谢大大！

criffs

原帖由 frankiejiang 於 2009-3-5 03:48 AM 發表
弱问一下大大
, s( W0 M' J; e. \SSCG是啥东东呢？
( v" a4 z7 ~) S( A6 Y5 M谢谢大大！

( W5 u! B- Q  n' ?# r$ A
SSCG = spread spectrum clock generator
从时域上来讲就是在时钟中加入可控的周期性jitter，从频域上来讲就是降低时钟在基频处的幅度，使时钟的EMI减少。
* P8 P( T$ D9 S9 j3 R, K实现SSC的方法有两种，一种是digital方法，类似于fraction N，加一个DSM来调制Divide
还有analog的方法，调制vco的控制电压。两种方法各有利弊
" u6 l# r: j4 K$ U3 K/ X6 U1 V一般digital方法能够实现到比较精确的spread spectrum，但是比较复杂
analog方法一般都不能实现很精确，但比较简单。