急!!!! Verilog硬體描述語言設計移位運算子題目

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請問一下有人可以幫我解答這個題目嗎??非常感謝
以移位運算子設計一個除八的除法器及乘八的乘法器(利用控制輸入做成乘或除法的選擇)用資料處理模式及行為模型來完成。

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我只會用DATAFLOW寫單單除8右移 一起寫我寫不出來
module sh(a, out);
input [7:0] a;
  ]+ Z' {$ W% X( F  t% eoutput out;
) z! v# N: D; Q( J( l7 K* Rwire out;
assign out=a>>4'b0011;
, T* P& }( d4 A" ?4 M* B3 ?/ Q. ^
endmodule

masonchung

module sh(a,division,out);

input [7:0] a;
9 o+ {$ }% r# Cinput division;
output [10:0] out;
reg [10:0] out;
wire [4:0] div_8_out;
( E& G2 [- E0 T4 W# K# L& E& v: Xwire [10:0] mult_8_out ;
0 W5 S: e8 T' }+ z$ Z) B$ \# ?
assign div_8_out = a>>4'b0011;
$ S$ ]6 M/ z5 [# W& y' wassign mult_8_out = a<<4'b0011;
) `' e  q% K- K) h& S+ U
always@(*)
begin
if(division)
  begin
4 X4 ?8 ?. v  ]8 w# q    out ={6'b0,div_8_out};
  end
1 a( H) d* ?; l1 m. ]- U+ C  Xelse
4 G# N. Y- m3 C  j; L  begin
" z* J6 p3 W  U2 b. J. b    out =mult_8_out ;
, Q1 y) q! C- x" @" ]3 A+ i  w  end
end
  g1 Q8 M$ }1 z$ O
endmodule
% L7 _! B: [7 M9 b
0 k: Y  g$ S6 C+ i[ 本帖最後由 masonchung 於 2008-12-22 02:22 PM 編輯 ]

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原帖由 masonchung 於 2008-12-22 02:16 PM 發表
module sh(a,division,out);

" P2 d4 [5 K/ S5 pinput [7:0] a;
$ c% E; M5 L: f2 H. M. minput division;
output [10:0] out;
1 I& k* A' {% c: T( g2 |; I, `reg [10:0] out;
wire [4:0] div_8_out;
( W" R1 x9 q3 g8 ]9 Vwire [10:0] mult_8_out ;
8 b1 ^# I! M( L  f
( z! i' y- V; Q  p% O8 t  c* uassign div_8_out = a>>4'b0011;
assign mult_8_out ...

/ U# |. V7 Q! O9 d, j
2 n1 A' B+ n. e! {" F7 ~7 P
請問這是DATAFLOW與behavioral一起寫的嗎??
還是兩種模式開寫的呢??
可不可以幫我分開
DATAFLOW寫一個 behavioral寫一個
9 y6 P4 ~2 @; `8 t, I9 _真的很感謝你