layout的無力感

bigc0710

今天被designer懷疑了我的能力!

/ m9 q, P# }2 g& X- p: d/ P7 |& K有種無力感!老闆也把我手中的工作抽掉了!
8 r. S" D( p* ]3 j4 }# L
5 Q, z  M3 n* v" }- J& O: ~4 \請問大家APR如果timing 的hold slack修不調的時候會怎麼辦呢!(面積是很足夠的)

kirk

APR？我能想到的問題：
1.用到slow cell
& W8 @  V7 P! X2 g  c7 ?& R2.用錯cell
3.place的位置不對
& ~! ]+ X; z) i" I1 g, M4.path的寬度設定

bigc0710

多謝kirk給了我幾各方向!馬上check!請問hlod time 修不過是否一定是layout的問題呢?

kirk

那要看pre-layout跟post-layout模擬出來的值是否真的差異太大
3 r# F/ g' G$ [- J0 t0 P如果差異是在這出現的話，designer一定會說是layout的錯

yytseng

99% 是 layout engineer 的問題.
Hold time fix 只要看  report 加 buffer /delay cell 就可解決
如果解不掉有幾個可能

4 ?" m: g/ K+ i8 m8 r1. 你不會看 timing report
, o6 _& S0 t' x2. Multiple Corner/Mode , timing path re-converge (同上)
3. Clock Tree 做錯
4 h8 c; `/ @3 t6 F% M: D( S4. Design Variation (PVT) 過大, 或是 OCV mode 過於悲觀
5. Timing Constraint 過於保守 (ex. set_clock_uncertainty 1.0 [all_clocks] )
6. 沒有足夠的 layout resource ( area, routing) 使得 buffer 無法加入或是造成 long wire (detour)

caesarxl

学习学习∼∼∼∼∼∼∼∼∼∼∼∼∼∼∼∼
% V4 b/ H: t& S" u7 q. h! r。。。。。。。。。。。。。。。。。。。。。

jianping

maybe you can use "astPostRouteOpt" to fix it  after finish routing.

calear

真是大开眼界啊。。。。。。。。。

andyfan66

hold的問題，插buffer，插delay cell之類的來解決就好呀，如果面積足夠的話

semico_ljj

学习了！Thanks