Quartus II中Chip Planner的delay time

ccmkn

因為本身設計需求，我需要利用Chip Planner來手動布線並調整適當的delay時間。
而假設我設計一個輸入經過一個BUFFER然後輸出，在Chip Planner中可以利用fan out的功能查看到其delay時間為：
; F8 p1 S; s2 Z, j( O' K4 X
從CPLD輸入port到Logic Element(也就是我設計的BUFFER)的delay時間為：2.590 ns
3 {' y! X- D4 E+ ^LE內部到輸出的delay時間為：0.2 ns
從LE輸出到CPLD輸出port的delay時間為：1.695 ns

' N, k+ G4 a2 e/ `從以上我推算從輸入到輸出應總共delay約4.5 ns，但實際當我將輸入和輸出訊號接到示波器時，發現其delay時間約15 ns，
Quartus II的模擬跟我實際量測兩者差異太大了，這樣是表示我不能相信上面的delay時間嗎，還是有哪個部分是我忽略沒注意到導致兩者的差異？

拜託懇請解惑了，
: z% K& m9 X; I; s6 \  y
感謝。

jason_lin

Chip Planner可以調整delay???
2 \8 r; a& Z3 T# t/ |% h7 A好像沒這個功能吧?
看Timing應該看report裡面的比較準吧!
! r( ^) E4 q. T. ]+ L因為布線完的delay都存在report裡(Timing report),
$ U5 j+ @8 {: t1 K# B0 M+ a而也不應該看fan out吧???
2 t& S9 ~6 u7 J3 b) N' |2 ~! Z) n應該由Timing report裡看delay,不合需求的話,下timing constrain去符合你的要求,
ex:在Assignment edit裡下Maximum Delay或minimum Delay去限制Timing.
^_^