APR的問題

abayson

我目前是使用TSMC18的製程 作數位IC的設計
. ?# h; q! Z) ]: M/ T( Z
可是在APR時 有些問題想請教各位  APR軟體 SOC encounter

1. 我在一開始產生記憶體時 預設她的power ring是M2 M3 那是不是代表 我在APR時 core的   
2 y* l, ~1 R* d% {  t) w2 D8 {, t     power ring還有 stripes也必須是M2 M3?
9 d5 ]! T1 l" V+ S" B, O0 r0 i
2.我在APR中 再執行nanoroute之前有檢查DRC跟LVS都是0個violation 但在執行nanoroute後
   出現2種violation
, F$ a5 n/ Y/ e$ o" o  a( l- G$ ~  
  第一種是  Mar violation
Regular Wire of Net U_LDPC/mem2_4/RF2SH82X8_u23/AB_n[1]
! w' [2 G/ }: \7 k2 t% ]False :  No     Layer : M3     Bounds ( 1868.290, 4131.040 ) ( 1869.290, 4132.040 )
. w/ @( p3 z* l# J9 p  K請問一下 她的報告也只能秀出位置 那這個錯誤是什麼意思 要怎麼修正
, G& |$ p; `' \8 A% R
   第二種是  Spacing violation
  Regular Wire of Net U_LDPC/mem2_4/RF2SH82X8_u9/CENB_n
  False :  No     Layer : M5     Bounds ( 2781.730, 3643.700 ) ( 2782.730, 3644.700 )
: ~( {) D( {3 f# X) h  B  我看一下 他好像是 自動route後 2各metal  間的空間小於lef檔內規定minspace
  這部份要怎麼修正呢
% y' h: z  T* H6 L; x  
: }5 F  t, w# |) ^4 R, k  Q   附檔有比較詳細的圖 謝謝
: d, C, D) f- C5 x/ O5 y0 c 希望有經驗的人士 可以給予指教 謝謝

jianping

1. 我在一開始產生記憶體時 預設她的power ring是M2 M3 那是不是代表 我在APR時 core的   
     power ring還有 stripes也必須是M2 M3?
+ z% A/ o' |0 ^  g) {9 O-----------------------------------------------------------------
不見得~但最好保持M1,M3,M5橫向,M2,M4,M6縱向的法則
5 H; C& M& j! U: _stripes通常用Top Metal跟倒數第二層,如果你用M2如果又壓在CELL上可能會造成繞線困難,且最TOP的METAL阻值較小較好.


% h) r& u; L) Y; m* A2.我在APR中 再執行nanoroute之前有檢查DRC跟LVS都是0個violation 但在執行nanoroute後
" H9 C) P6 m; N( i/ p8 ]. C' u4 W% n   出現2種violation
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OUTPUT GDS FILE出來,然後用CALIBRE驗證看看,看是不是真錯.