PLL的CP問題

faith2001

想請教一下 關於charge pump的size設計
7 Z- M) s. @* c
+ d' l$ V7 {; \1 \! Q! K7 ^4 h此圖由台大的paper看到

問題1
用pmos和 nmos來做up和dn的電晶體
+ V# a- }2 y1 g* a; X8 G8 G以及在靠近輸出點多加的電晶體 為使輸出阻抗較高所以才加的 然後提高輸出阻抗嗎 ?
% \' M5 Y" c% R. b1 I
問題2
Mfbp下面的電晶體 以及Mfbn上面那顆的size 根據某些論文指出 ratio相差有4倍之多
0 y8 L' U2 w# N! H& u9 |. |& C; U( EMfbp下面那顆ratio是3.1左右 Mfbn上面那顆ratio是0.9, 這樣的設計不知原因為何@@
: A! E' A* b0 Y而且以電流鏡架構來說 Mfbp的電流 應是下面那顆的一半 ?? 看到這樣的size 讓我好奇起來
; j0 L6 Q, N8 V
麻煩大家幫忙了, 感激不盡~
5 w0 n* F' Q/ w/ F* ?! W' I
: @1 H3 r& G) w/ w! G[ 本帖最後由 faith2001 於 2009-10-6 08:12 PM 編輯 ]

hoodlum

第一個問題,在輸出端的串聯電晶體,是可以增加輸出阻抗
# F: `( m. I. ]$ U' s: a而我覺得更重要的應該是可以使up down的switch不直接
# M: b& O3 p5 K. \3 S與輸出端相接,可避免switch的一些切換時的side effect
, U2 X  {: R) A; W比方說clock feedthrough,charge injection對輸出端
3 @* D, E) Z! @% l& t造成的影響,而產生jitter

第二個問題,我覺得這應跟N P MOS的mobility有關,為使up
和down的電流match所以要有這種ratio比兩倍應是一般的條件
但真正的比例應依照使用製程的兩種元件的mobility來設定
) P: V" h3 N( V) y
# j+ R$ k% c# v, ?  _+ v以上是小弟的看法,如有不足或錯的地方,希望高手能給予補充

semico_ljj

第一个问题，还有一个作用是电流镜更匹配！

rice019

第一個問題是因為current mirro所以必須用這兩顆mos
不過你說的也不是完全不正確
$ h* c& L+ r3 I( p" [" r1 _* L因為sat區域的ro比較大 呈現出來的特性的確較抗noise
switch放在current mirro上下方為了為抗switching時所產生noise
/ e( _3 [. P2 V2 I: B% D/ ]8 [為了對稱隔壁那條也擺了switch
, F/ v0 e. b& q9 N2 l# N- a: A- r* f* l
7 O9 F. d( N% u# F第二個問題必須要看前面current mirro流出來的電流
因為電流並不是由這兩顆mos所決定
size比例不相同很可能的原因是為了ro的匹配
" G5 j4 k, g; F0 o讓vo輸出端最後往上看的ro跟往下看的ro相同

faith2001

回復 4# rice019

faith2001

非常感謝各位的回答
那我大概懂了 ^^
難怪我看一些電路 大多都會那樣做

faith2001

看過一些charge pump的電路之後
; T9 w" ^0 |) q/ n發現現在大多的作法就是使用電流鏡的架構
或者是使用電壓透過通道調變去控制電流大小
* J+ M. Y& @+ ^) B# V- m4 ]5 y又或者是拉回授去控制通道 使上下電流更加匹配
2 {, H$ @6 U5 o感覺已經做到一種極限啦? 作法都脫離不了這幾樣
3 I; X9 U9 j' s  A) }0 I再更多看到的 頂多是加顆單增益OPA
又或者是boots的作法去改善電流匹配問題
是不是沒有什麼在做下去的空間呢???
& ^# v$ q, `& A6 S2 P0 Z
不知道是不是我看的東西還不夠多
總覺得關於這塊 大家都在做改善電流匹配問題
或者是像劉深淵教授的方式
利用數位校驗方式去更精準控制電流 使其匹配程度更高
大概是我越看越迷惑了...
) s4 F. s0 M6 p6 C- `希望對這塊有點興趣的人 我們可以來討論看看 : ) 謝謝。

雷迪斯

感覺還是很難有點不懂
, \& H' A: v/ Y; S看來還要多看看點書
不過也學到了一些東西

semico_ljj

采用运放去钳制两者匹配会更好一些

deltachen

有關PLL電路還在學習當中，多看看一些大家的想法~~~~謝謝大大分享~~~~