Duty Cycle Corrector circuit

monkeybad

之前在做PLL時, 為了能達到50% duty cycle的clock, 我把VCO頻率震兩倍在除頻下來
/ U8 _2 a1 W3 T- i就可以達到50% duty cycle, 但是總覺得這樣做好像很浪費power
0 I+ k. Z. v) a4 n2 l8 d) t4 Q所以就參考了一些有關duty cycle corrector的paper, 電路自己再稍微改良一下, 相關電路如下
6 v. f8 R! X2 r6 @給大家參考看看
3 _+ H$ a/ q1 w/ [
- l: Y7 R" W. j- f4 ^# k6 B電路並不算複雜, 但是仍可達到調整的功能
2 n2 Q& ?7 S7 K, F; Y) w( L3 d主要運作原理是先把CKIN除以2得到CKIN/2
: v8 Q; A7 C. D' L再用VCDL產生一個delay的CKIN/2, 然後跟CKIN/2做一些邏輯運算得到CKOUT
Inverter掛個電容是一個duty cycle to voltage電路
, @4 N0 s- M$ Z, E4 _7 M6 z! m/ w用兩個反向的duty cycle to voltage電路產生一對差動電壓接到OP產生Vctrl
' ]5 Z% D" p- }. R4 S+ ^! ]; L2 ~6 COP用簡單的一階放大器就可以了, 外面再掛個電容再濾波一下使Vctrl ripple更小一點
7 o  t+ \8 O4 d% U( r然後Vctrl再接回去VCDL的控制電壓上
VCDL: Voltage Controlled Delay Cell
7 p8 Q) O. q% b. w
8 f9 q4 _* l: z& b; g5 b8 }主要參考這篇paper:
S.Karthikeyan, "Clock duty cycle adjuster circuit for switched capacitor circuits"

& v; W5 k3 {! _- n4 \( r1 _非常非常省電 我只用了約240uW左右(CKIN約500MHz)
3 u  \  P) g! [
: n# P8 A; u/ J2 e1 Y& e  B[ 本帖最後由 monkeybad 於 2008-5-7 08:50 PM 編輯 ]

shaq

Oh! man!

& N1 A7 N; f8 o; U- NThat's what I'm looking for!!!!!
& {% I* ^# [" N4 h/ YThanks so much!!!!

kevin

圖中CKIN除以2得到CKIN/2 不是已經是50% duty cycle了嗎?

kevin

sorry,你目的是要得到CKIN的frequency,不是CKIN/2,
* K, e" X" O% R9 \- l3 M7 i如果是這樣,comparator一端以fixed reference voltage來作比較,會較有彈性,duty cycle可以由外來改變,且duty cycle比較準.

cicer

very good,thanks!!!!!!!!!!!!!!!!!
2 A1 K2 `1 n$ ^# L! n: F
2 L: q6 ~9 M( X* G/ G
可以说是VCO和PWM思想的结合

hitxiaojun

very good!如同甘露降临!我不断学习,不断前进!thanks!

staplerli

Very Good!!!!!!!!!!!!!!!!!!!!!!!!!!!

mixsignal

真的很不错啊，不过觉得有点复杂。有没有更简单的办法呢？？？？？？