模擬OP時close loop出現奇怪的振盪現象

Bookert0921

大家好：

小弟現在在模擬一個Folded cascode two stage的OP
其open loop的響應一切正常，增益約為90dB，PM=70度
但是把它接成close loop測試其settling時出現奇妙的振盪問題
已經debug兩三天，實在找不出原因，之前用傳統two stage架構沒遇過這種現象
% c1 l) x! y$ U( a+ ^$ ~不知道是架構選取的問題，還是有哪些原因是沒考慮到的
# l# t/ ?! U% R6 _; S6 @+ g3 T2 K煩請專家們抽空給點意見，謝謝

: ~  _; G- P/ ^/ o# a" w架構如圖:
6 Y8 b) C9 f4 y3 O6 Z/ Y& D

9 v0 j- R* y5 P! b" J) k( o; a4 Y! s. b* L其響應如下:

Zuman

我的理解还是phase marge的原因，这种情况的发生是因为你是用线性区的mos做调零电阻，在扫输入电压的时候，在接近VDD的时候CC与RC（MOS电阻）形成的零点会飘，使得phase marge不够i。你把mos电阻换成普通电阻试试，应该不会有这种现象了~~

arsenal_he

Try increase compensation cap.
8 |* z8 {4 E. e* t& hRe-run ac sim again while adjusting the input DC point

Bookert0921

您好
* R$ \( M$ K# u* k& z- I
我原先的miller cap是4pF, totally frequency response如下
4 R& ]: _# A/ ]+ `2 ?7 [& H

當初一開始就覺得是phase margin有問題，可是怎麼check都不像
* U. P1 o* G& s0 b5 x當miller cap等於400pF時，這個現象仍然存在，下圖為我打入一個step之後的響應


; l& Y3 Y5 |% ~就只是振盪變緩了，可是整體現象仍不變
. p, ^$ O0 k) M/ f+ q: w% C不知道該怎麼辦~~感謝您的回答

arsenal_he

1 \, x  c1 Z/ J, \# k
How about set smaller plot step size?
% n# w# {5 v% P" k. rIn addition, how did u connect the close loop?

suewe

請問一下，run ac & train分析時，在output端的load是相同的嗎?
奇怪的是，在ac看到至少有100MHz的unit gain band width，怎麼會在train分時，slew rate要10us?

Bookert0921

感謝阿森納與suewe的回應，我的loading cap.都是假設為200fF
您說的將X軸的time step改小我試過了，仍然得到一樣的結果
其電路的接法就如同傳統的unity gain buffer如下
7 X9 `* \2 X5 k在vin+端打入0-1.2V(VDD)的信號來測試其slew rate與settling time
2 M2 _9 s' M! a" _5 [, x' H
: n" B! Y, W7 S7 Z" U) U. s很奇妙的是，如果我打入的輸入信號是0-1V就不會有這種情況，如下圖所示
2 K% N% x- O5 t" |. ^& K此時的slew rate就"看似"為正確的
/ A/ ?8 L: b7 {" D) f
但對Y軸zoom in會發現還是有奇怪的振盪信號存在

打弦波去做測試，發現在input為100-MHz時
會有一個很明顯的反轉現象，關於這個我沒什麼sense
/ z: A9 @! d4 x% H. j打10-MHz或1-MHz的input，輸出也會在某些地方會"措"一下

4 q3 J* ?0 l. D/ C在小弟的認知上，open loop的PM對應到的是close loop的damping factor
大不了就抖一抖，但在PM為正的情況下會越抖越小
然而這個現象比較像是在某個點上滿足巴克豪森條件
能力不夠實在是無解，或許是我電路有接錯也說不定

Bookert0921

以下為我的spice code，煩請有心人士不吝指教
因為有點冗長就用貼圖的

hoodlum

請問樓主你跑AC分析時, 你給的信號輸入DC 是給1.2V嗎???
7 N2 m' P: Y+ o4 t若是??你的power是1.2V, 輸入DC LEVEL 1.2V 有些
MOS的操作區間應該會掉出飽和區, 這樣gain應該會掉下來
若不是, 那你的AC分析點並不是你跑暫態的操作點, 這樣你的
頻率響應結果並無法對應到你的暫態響應結果

Bookert0921

我貼code好了，剛剛發現點圖好像除了我自己以外都要錢
真的很抱歉，我不想故意歛財
& t& U, y2 Q! w% A0 [$ {
以下為第一部分
# O, q$ W  Q4 G% o' l: h! X
# j& k& r6 z) A+ x* D$ {.option post accurate acout=0
.global vdd gnd!

****** Supply ******
1 s. _6 J4 q: K. o  n5 j& O
Vdd  vdd gnd! 1.2
Vss  gnd!  0  0
Vin1 vin+ gnd! DC='vdc' AC=1
Vin2 vin- gnd! DC='vdc'
*Vin1 vin+ gnd! DC=0.6 pulse (0V 1V 0 1u 1u 10u 20u)*SR
Vin1 vin+ gnd! sin(0.6 0.6 100X 2ns)
0 t; b9 y, ~5 d; E.param vdc=1
**************************************************

* y/ a, Y8 a$ \*bias*

.subckt BIAS vbiasp vcascp vbiasn vcascn

M1        vbiasp        vcascn        nc        gnd!        nch        w=10u l=1u M=1
# I7 R" }, y# O% dM2        nc        vbiasn        nd        gnd!        nch        w=10u l=1u M=4
M3        nf        vbiasn        gnd!        gnd!        nch        w=10u l=1u M=1
M4        vbiasn        vcascn        nf        gnd!        nch        w=10u l=1u M=1
M5        vcascn        vcascn        gnd!        gnd!        nch        w=2.5u l=1u M=1
M6        vbiasn        vcascp        nh        vdd        pch        w=30u l=1u M=1
M7        nh        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
M8        ni        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
0 U/ Q2 `0 C3 S- [M9        vbiasp        vcascp        ni        vdd        pch        w=30u l=1u M=1
M10        vcascn        vcascp        nj        vdd        pch        w=30u l=1u M=1
M11        nj        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
M12        nk        vbiasn        gnd!        gnd!        nch        w=10u l=1u M=1
- J8 h- C; H+ y# TM13        vcascp        vcascn        nk        gnd!        nch        w=10u l=1u M=1
! G( S5 p' S" i. d( x+ bM14        vcascp        vcascp        vdd        vdd        pch        w=7.5u l=1u M=1
Rb        nd        gnd!        2k
+ O: f- |. M7 J0 [2 c
*start-up*
8 [+ ]- i( L! R1 u  a( X) PM15        vbiasp        nl        gnd!        gnd!        nch        w=10u l=1u M=1
M16        vcascp        nl        gnd!        gnd!        nch        w=10u l=1u M=1
7 `: K; u! ^6 R! a0 K6 w8 EM17        nl        vcascn        gnd!        gnd!        nch        w=10u l=1u M=1
. T  C8 Y2 P2 TM18        nl        gnd!        vdd        vdd        pch        w=0.2u l=1u M=1

.ends

Xbias        vbiasp        vcascp        vbiasn        vcascn        BIAS
$ V4 ^& K) H( R1 B
*first stage*
: Y$ \2 x5 V/ F, P  xMq1        n1        vin+        n3        gnd!        nch        w=10u  l=1u M=10
0 U! u( I* P# ]8 b) |) ?& A*Mq2        n2        vin-        n3        gnd!        nch        w=10u  l=1u M=10
Mq2        n2        vout        n3        gnd!        nch        w=10u  l=1u M=10 *SR test
, x0 \3 P) t$ U  T  W/ d. H7 BMq3        n1        vbiasp        vdd        vdd        pch        w=30u  l=1u M=4
Mq4        n2        vbiasp        vdd        vdd        pch        w=30u  l=1u M=4
& }5 c% R, ~! x: c: c! a: `* [Mq5        n4        vcascp        n2        vdd        pch        w=30u  l=1u M=1
5 m- g% c7 M6 |# @; [Mq6        out1        vcascp        n1        vdd        pch        w=30u  l=1u M=1
: I7 |6 A# T2 r# j, N. [" UMq7        n4        vcascn        n5        gnd!        nch        w=10u  l=1u M=1
7 m0 u9 m3 G6 N4 G; F6 ~Mq8        out1        vcascn        n6        gnd!        nch        w=10u  l=1u M=1
Mq9        n5        n4        gnd!        gnd!        nch        w=10u  l=1u M=1
Mq10        n6        n4        gnd!        gnd!        nch        w=10u  l=1u M=1
- x( e# h* V9 ~Mq12        vbiasp        vbiasp        n1        gnd!        nch        w=10u  l=1u M=1
, k; j  R# t% A5 I& ~2 W( eMq13        vbiasp        vbiasp        n2        gnd!        nch        w=10u  l=1u M=1

Bookert0921

以下為第二部分，感謝大家看到這邊

Mbias2        n3        vbiasn        gnd!        gnd!        nch        w=5u l=1u M=13
3 F5 ~5 n5 c2 G9 \# t) f
*two stage*
& i. w; ?1 G9 c0 G& [# r
) |* D$ X5 S0 i1 b- d4 `6 MMt1        vout        out1        gnd!        gnd!        nch        w=10u  l=1u M=6
6 N5 Y0 d* _4 m% U& _5 v1 uMt2        vout        vbiasp        vdd        vdd        pch        w=30u  l=1u M=2
6 E: d8 l0 {; f  p5 z
: L2 E& Z, Q) {" ?  h6 L  `Cload        vout        gnd!        200f

*lead compensation*
" A% x: s; J6 p8 k5 Q  K! LCc        vout        n7        4p
Mc1        n7        vdd        out1        gnd!        nch        w='Wc'  l=0.2u M=1
& U# ^0 H( A! P' N0 }*Rb        n7        out1        'Rb'
' a. l! R! G3 g9 b' ?  Z.param Wc=0.8u

! I1 m. N! }4 G2 ~0 d: W" o****** Analyplysis ******
.op
*** DC ***
# S7 `( ]: q# ]: B4 z: K*.dc vminus 0.59 0.61 0.001
*.measure dc        Input-Offset        FIND        v(vin-)        WHEN        v(vout)=0.6       
*** AC out ***
2 J; U, N6 E4 v/ k' G*.ac DEC 100 1 200X
.measure ac         Unit_gain_freq         when         vdb(vout)=0
.measure ac         phase         FIND         vp(vout)        when vdb(vout)=0
/ `: c2 w  `5 ^3 s3 z.measure ac         gainmax         MAX         vdb(vout)
- W% O  ]9 c! K- i.probe ac PM=par('vp(vout)+180')
.probe vdb(vout)
9 g/ z) u& T- m4 n3 o.probe vp(vout)
.temp 27
*** Slew Rate ***
$ H7 A6 j; F" `5 g: O1 n2 N.tran 1n 2u *100u
*.measure tran UPSR DERIV v(vout) AT=0.5u
*.measure tran DNSR DERIV v(vout) AT=1.5u
+ [/ c' s2 Q1 l6 |( A& T
.end

arsenal_he

You opamp is not rail2rail in or rail2rail out, and even for 1v application, still you need to decrease the vdsat of your current sources

e2000

看起來是你第二級那邊有問題，一般的摺疊疊接怎麼跑都沒有這問題
0 H: k) f; a9 _+ D: S# U' Q0 W6 A不然試看看把把L調整一下，不知道你是不是因為要衝增益或是計算方便才把L調這麼大

dennishsu123

檢查一下bias ckt 的 vbiasp vbiasn 波形是否為一常數值

li202

VDD才1.2V,
0 K2 a2 v+ s5 T+ T! R9 u輸出端又是class A, 怎麼能夠讓你跑rail to rail??
Vin能到0V也是大有問題,輸入端也不是rail to rail,
Vin=1.2V的相位失真應該是在輸出端, 因為早就失去它飽和區的操作~~
' \8 [$ ~$ c9 v; y, F/ s( D# [9 l" Q* nAC沒有問題是因為你的輸入偏壓點DC=0.6V,當然合乎她的工作範圍
用sweep的方式,DC=0~1.2V,你就會發現哪些偏壓點的相位失真了
. \7 u7 [' p% w/ H# u% K% N
這是新新手常出現的問題

Bookert0921

  P* T, F% [+ _: Z9 ^# v2 X2 }
我後來debug出來了，跟大家分享一下，以下先回應各位大哥的問題
$ K6 S- I; I( A' ~1 r期望可以學習到更多的東西
% [- e3 X9 ^3 O. e# a/ K1 @1 r
! e, c+ m9 ]4 D$ g" p! y回應阿森納大
- s) q4 o  z5 [( k7 @就算input不是rail to rail，其整體操作打0-VDD的方波在接成unity gain buffer還是可以達到應有的輸出
只是在那時並非操作在電晶體該存在的區域，所以速度會呈現像是e^-1次方緩慢成長而非線性增加
以下圖為例，是一個PMOS input的two stage OP

當Vin+端為VDD時，電晶體關掉，而Vout逐漸上升
左邊Vin-那顆電晶體也逐漸關掉，但相較於右方輸入級接到的是絕對VDD的值
左邊電晶體關掉但因為Vout還沒等於VDD所以subthrethold leakage會比右邊的大
最後逐漸將他充到接近VDD而完成一次buffer的操作
3 z0 k5 o6 w9 x. w7 T; c4 e
而輸出端是rail to rail吧！輸出為零時把下方NMOS壓到triode region輸出VDD時電流源自己triode
我之前在模擬一般的two stage OP和gain boosting OP時打方波進去都是OK的

回應e2000大
( m6 @( Z$ o3 i' q  Z9 M; y$ Xchannel length是為了在低壓下實現出高增益的放大器
& [& A) a' \0 V) ~5 Z主要是因為之後要做的DAC大概估了一下gain error導致的nonlinearity而算
速度上的考量是還好，重要的是精確，所以當時才會以length為1下去做設計

Bookert0921

回應li202大
輸出端肯定是可以跑0-VDD的，雖說是class A操作，在大信號的操作下
仍然有辦法把電流源hold住或者把它全部導到地
而針對你所說input DC位準在1.2V下其他電晶體會跌出saturation
( f6 V" G6 Z- ^3 \$ U4 ]( G5 O2 D6 }/ Z我有不太一樣的看法，一般來說NMOS input，在意的是common mode的下限
4 p# t$ R; Z3 L* `" G9 A而PMOS要注意的是common mode的上限，對NMOS input而言
只要操過那個點之後電路都會維持在saturation region
3 F8 h' c1 D' y2 [" e& @# N0 U/ ^$ O而會改變的是電流源的drain端voltage，但那只會讓電流源更加的deep saturation
所以應該不會造成其他電晶體跌出saturation外
- y- e( `3 A9 W( O# Z而輸入端rail to rail我在前面回應過阿森納大，我認為輸入不是rail to rail沒關係
; I$ C& s3 v' ~' U2 \. W7 r若有rail to rail的方波打進來，接成unity gain buffer後只要輸出可以rail to rail即可呈現

Bookert0921

後來這個暫態的問題我自己的發現是因為folded cascode這個獨特的架構
) v3 c/ B5 l. i" U1 l& e如同B. Razavi AIC的p.333和Martin的p.268，我把圖抓出來如下所式
, K0 `- x. n' g  |; C) {8 i6 B當Iss>Ip時會潛在性的造成電路有不穩定的可能發生，我當初設計時有加入clamp transistor(圖上沒畫但code裡面有)
  [8 Q- B: t! E/ i; r: v
但是因為folded那級的電流太小，以致於NMOS的drain端遭受很大的暫態
所以我就加入.ic去看該點電壓在何時會導致不穩定，在將folded那一級的電流給加大
如同書上所講，當Iss=Ip似乎是個比較好的設計，這是我這次學習到的教訓

( P, U6 A5 X: G  p; L, ^5 p如果覺得小弟哪邊觀念不對，希望大家不吝指正
2 g6 u/ \, M7 b! W4 r+ \電路設計就是需要被大家教訓一下，才會刻苦銘心
以上，謝謝大家

semico_ljj

回復 17# Bookert0921
, S' ^7 V! E0 c+ Y我觉得可能不是这个原因造成的！

chungming

your input command mode rage is 0 to Vdd - (Vsg1+Vdsat5)
% h' V2 }, k& Y* Noutput command mode range is Vdsat7 to VDD-Vdsat6
( @0 M9 s, A, U0 d
if this opamp is connected as unit gain buffer,
% u( S  V1 f  L6 r# o! tthen the input & output command mode rage will be the same as vdsat7 to Vdd - (Vsg1+Vdsat5)

don't trust simulation too much !
- s* J- b( V# a, B- t9 y* {If you really want to design a real world opamp.

Bookert0921

謝謝chungming大的回應
可以請問一下，考慮上述in/out common mode的情況下
5 {& {5 U. g4 e/ U/ K. U; ]& G接成UGB為何在模擬上仍可從follow input的方波從0-VDD