類比佈局、body端、匹配的一些問題，請幫幫我~

bairshinyuan

最近遇到一些疑惑，希望會的人可以幫我解答一下~~
6 E' u, ~$ b' T1 Z0 U( B1. 類比layout重視的是什麼?? 是能讓他動作嗎??我知道數位比較重面積，那類比勒??
2. I/O Pad一定要放在電路的最外圍媽?? 能不能只放再固定的一邊阿??
4 @( ?  I$ _2 ~8 U& b; R9 h3. MOS中的body端，不接電源或地時，會有什麼問題產生阿?? 是為了消除雜訊&防止latch up才接電源&地嗎??
2 v. p7 I6 u6 H/ d  Q4. 到底為啥要做匹配的動作呢??
- r0 m/ l+ Z; h  A" |5. 想請各位能否推薦我，哪邊有跟佈局相關書籍呢??

, H+ ~* z  S! V7 l! R" r不論回答與否，在此先謝謝大家囉~~

bairshinyuan

補充：
2 }( q. c3 r' @1 F6. 萬一電路面積大於pad 面積怎辦阿?? 除了擴充pad還有其他解決辦法嗎??

motofatfat

1. 類比layout重視的是什麼?? 是能讓他動作嗎??我知道數位比較重面積，那類比勒??
" F3 S5 D4 D* o8 b- _會動只是基本ㄉ,特性和達到規格ㄉ要求
2. I/O Pad一定要放在電路的最外圍媽?? 能不能只放再固定的一邊阿??
可以阿 只要封裝能配合 放哪都行
+ H# W# U! J0 Z3 ]' w" V3. MOS中的body端，不接電源或地時，會有什麼問題產生阿??
看設計 通常只會 latch up 或是不動作 要看元件鄧作原理
! F: f$ [) p  T6 V6 z還有  你把MOS 當瞎密用
是為了消除雜訊&防止latch up才接電源&地嗎??
不一定
4. 到底為啥要做匹配的動作呢??
未了使匹配ㄉ元件在製程上做出來愈相同
電流鏡而言 兩邊愈相同出來ㄉ結果 愈符合預期
5. 想請各位能否推薦我，哪邊有跟佈局相關書籍呢??
這邊多爬爬文ㄅ
. s4 W& V8 j3 Y% O6. 萬一電路面積大於pad 面積怎辦阿?? 除了擴充pad還有其他解決辦法嗎??
* a3 \! V# E/ l; {( ^' d3 ^5 w有阿 直接放在電路上
9 B: Q) U$ ~. R: d) ?通常不會這樣做
; |8 T0 L/ x! K0 a* l3 U: F" g4 C6 S所以有PAD limit or Core limit ㄉ說法
( C1 `" d/ ]* M8 J; n即因PAD 決定面積或因Core 決定面積
這些答案希望對你有幫助

kanoson

3. body effect
6. link finite pads

bairshinyuan

那請問一下PAD limit < Core limit 會怎樣??
PAD limit > Core limit 又怎樣??
  k+ U; d7 v2 ^/ E* o優缺點分別是瞎咪阿??

motofatfat

那請問一下PAD limit < Core limit 會怎樣??
/ q# ~) q7 {) V6 w2 Q% mPAD limit > Core limit 又怎樣??
! m1 j! w: v7 d; y7 m! D& z優缺點分別是瞎咪阿??
' p8 Q# i0 S. W: w" C
7 x6 p/ k) ~5 e' `不會怎樣
編個名詞來溝通而已
% E4 C! c8 h7 R, C" JPAD limit 是指因PAD 決定總面積
; Z- a. B9 k: e4 B  H; j" b面積利用率較低
6 e' f' Y; h' ^Core limit  是指因core 決定總面積
! R7 m' M& W* l+ H& @1 f面積利用率較高
  ]+ h) N2 O& K* \" o6 F) Z 一分面積  一分錢
/ ]/ L5 _; a1 Y9 D& {能做成 Core limit 最好

anita66

Hi,
應該還是取決於I/O個數來看,例如,pad個數圍起來後,裡面的面積小於core的面積,那就只好採取core limit的方式,至於,pad與pad之間的空間,通常是塞filler,反之,則沒有filler的問題.
% ]  {/ \, \, R希望能有所幫助,3Q~

小緯仔

那如果是N-well製程

NMOS的Source&Body接在一起時
& R0 f8 M, X5 z, h: J3 _
而Source又不是在最負端，那該怎麼辦？

motofatfat

那如果是N-well製程

NMOS的Source&Body接在一起時
6 L+ D: ]) y7 p5 ~0 O) C. i
而Source又不是在最負端，那該怎麼辦？

5 `3 C8 L  A5 o1 \. q4 j9 |瞎密怎麼辦
看不懂問題
2 L  g% z4 f/ d7 ^& q( XNMOS ㄉ body 是 psub
現在ㄉ做法都是 加 psub2 (t廠)  或 spegnd (u廠) 來區別 個ㄍNMOS ㄉbody
" W5 s4 }( d! jlike pmos ㄉ body nwell 愛接哪裡 就接哪裡

skeepy

原帖由 小緯仔 於 2008-9-19 02:14 PM 發表
; F4 f( X1 I& N1 l& X: o& F那如果是N-well製程

1 F0 R* }  v9 K% qNMOS的Source&Body接在一起時

而Source又不是在最負端，那該怎麼辦？

6 V7 d( _5 p( l: \! z1 o8 @, J4 E加道NBL將那顆DEVICE隔起來。

yingzi07482

layout对工艺上的要求很高，很多要处理的思想都是因为工艺制程上存在误差

小包

以我layout analog layout 2年的經驗~~~
+ B9 e$ N  T- Z6 X& a1. 類比layout重視的是什麼?? 是能讓他動作嗎??我知道數位比較重面積，那類比勒??
ANS:我想最主要差別在於mos方向要一致，且較注重mos matching，cell matching

4 `% C1 H# a0 t1 ^# }9 i' X2. I/O Pad一定要放在電路的最外圍媽?? 能不能只放再固定的一邊阿??
ANS:一般要看你的包裝吧，pad通通放在同一邊也可以啦，如果你的包裝的leads都在同一邊的話。
* }' O. ~# k& N    通常會散佈在chip的4個邊邊主要是因為這樣bonding的線可以直接的bond出去，如果pad擺在chip中間的話，被bond線跨過的core很有可能會被影響，所以一般pad儘量擺最外圍。假設你通通放在左邊，但其中有一些pad要bond到右邊，這樣bond線要拉很長，對於被跨過的core也不好。

3. MOS中的body端，不接電源或地時，會有什麼問題產生阿?? 是為了消除雜訊&防止latch up才接電源&地嗎??
. J, Y7 E; G$ v  N4 f4 a: L$ h; GAMS:body要接電位主要是為了和source/drain產生逆偏，使mos能夠work，若body不接電位的話可能會產生漏電而影響mos的performance。

4. 到底為啥要做匹配的動作呢??
4 c& M9 F5 J9 t4 z, e, WANS:mos愈matching，訊號的offset就愈小，會更接近simmulation的結果。

5. 想請各位能否推薦我，哪邊有跟佈局相關書籍呢??
ANS: "The Art of Analog Layout" →我覺得這是layout和designer都應該看的一本書。
, M" B% A; Z* G  Y  h4 I) `
: d& ]; B" s  a' z1 e( z以上是我在這兩年內所學到的東西，僅供參考。
希望以上回答能夠幫助到你。

astrosummer

虽然答案基本都知道,但是看了各位的回复,还是有很多收获的,
3 I; _9 ~1 i) d. C想再说一下6, 萬一電路面積大於pad 面積怎辦阿?? 除了擴充pad還有其他解決辦法嗎??
( \) a! b! f0 e% ]1 A6 I不太理解,电路面积大于pad面积没有关系啊, 为什么还要扩充pad呢, 那岂不是要增加die的面积,增加成本了吗?

ecalfs

core limit 不需受限原有框架
0 W# u: w, ~2 b# T6 ?) @  H7 \
1. Floor plane需規劃好(有彈性變更的可能性),以省面積
2. Pad 可放中間, 一測, 兩測, L, ㄇ字 配合 IO 需要來達成
: M2 S2 u* v9 ?8 [7 f0 G& O. w3. 最後確認Bonding diagram

ecalfs

補充:
% J! T7 n) [5 Z7 `0 J2 c
* I9 P8 ~3 m8 ]% h3 B. w# R4 V. |需注意ESD solution, power cut....