如何減少RC效應?

breaking622

小弟我在畫BANDGAP的電路,不過畫出來去看他的波形和原本模擬HSPICE的波形差很多!
5 k2 P0 A+ e" M: n# o
( y4 r8 u$ ~3 p; I: H所以在想說會不會有可能是RC效應造成結果.不過我不是很懂LAYOUT上的一些物理效應.
* S9 v/ |, v% Z4 H# D  }- J
$ _' X4 _7 o5 q+ W$ J; R希望有人可以幫我解答一下.也希望可以知道在畫一個LAYOUT上他的跑線該怎麼跑會比較合適!

% B" R- B, ?6 W0 l# \9 K, c3 V謝謝!

edengod

沒給你的 BANDGAP 的電路 及 Layout
很難知道你的問題在哪邊
( N2 T/ Q# \) K2 u
6 s* J& q( {* a7 y2 q若方便  請 PO 一下吧

u9513349

還沒嘗試過劃混合的電路~
2 _% p! A( V7 H' D
4 n8 o: b: e0 E. O, w不過之前上課老師說盡量能把METAL能簡短就短~

因為METAL帶著許多的RC效應

kf_chiang

bandgap 電路如果有使用  BJT 的話,應該使用 同心圓 排列,如果電阻有比例性的話,應該考慮 matching 的交錯排法,對於 gate 接在一起的 MOS 也應該考慮 matching 的交錯排法,如此應該會有所改善,提供給你做參考.

duckdh

儘量縮短彼此之間的距離,
/ |5 q) a4 J) |7 e: p- Q* `! i這樣有助於消滅額外的雜訊干擾,
  L2 M8 U! j, X1 y: o0 Y" l3 C越短越佳

yhchang

我覺得可以用一個簡單的方法
就是把你的Bandgap的LPE檔案拿出來看
把寄生電容排序一下
再把寄生最嚴重的幾個點拿出來看
9 L  k, ]: A9 t' ?看看寄生效應最嚴重的點是在你電路的哪些地方?
其實這些點只要出現在你的 Cueent Mirror或是BJT或是Resistance
" o: @3 `; \! u7 c或OP附近   相信都會對你的Bandgap 它整體的Performance
# I* \0 r, A$ S; h+ x; ]2 u8 h# s造成很嚴重的影響
% o5 ]3 \/ R/ N/ I& [然後你再去想  到底該 怎麼重畫它  才可以降低這些點的
Parastic Capacitance
. L- u' k0 ?$ d. D
[ 本帖最後由 yhchang 於 2008-1-27 11:13 PM 編輯 ]

breaking622

這是我的電路圖和LAYOUT圖.


我有想要看LPE,不過我看不出來他的排序.

謝謝各位高手給我這麼多建議~~

edengod

看過你的圖了
1.BJT 上線太亂了   3條線  卻拉了很多不必要的線
2.在圖中間 CAP 跟MOS 間的線交錯太多了
, u4 M& [0 ?2 C3.電路圖跟 layout 是不符的 電路圖的 R 都是1K Layout 一看就明顯差很多
4.電路圖 也不是正確對的
, Q- P4 @2 o8 I2 D  T8 X5.VREF 是哪根線  因電路圖跟 layout 是不符的  是看不出來的
! S# o, D; \( I/ x$ W6.你沒說哪個 RC 不好   我只能猜 VREF
7.我猜VREF 是圖左上 R 出來後又分兩條線的哪根 就圖最上方的哪條線
你就 R1 連到 NMOS Drain 的路經太長 R2 連到 Pmos Gate 也太長
* W( U9 j3 c# j) N* ~我認為你標 M2 的為 NMOS M1 的是 PMOS
- d# P: W4 j1 Z9 g7 M& c( F若上述都給我猜中 哪你要 減少 VREF RC效應  就將R由左邊改到右邊 BJT 接到 R 的線也要改成
跟現在一樣是靠近的   是不是這樣呢  給我說一下  謝謝

breaking622

1.因為BJT上一些元件是要接在一起的,所以才這樣畫.因為小弟也不知道還可以怎樣去接線.
. f& V& |" H1 T) W! Z3 M請問大大有什麼可以建議我去修改的呢?

2.為了要避免圖中間交錯線太多,是否要把整個電路從新排列過呢?
6 ^! s6 k, i: ~7 O) Q& b- j8 R* V
3.抱歉,因為真正的電阻值我沒有打上去.因為身邊沒有此電路圖的電子檔,
5 V2 q2 E3 G- \& @所以上面的元件都沒有尺寸.
2 w+ m, O: w8 t  J6 h6 J( u: a
9 P1 m3 ^) a$ x* N( P4.電路圖不是正確的是指??這個電路圖沒有任何功能??

5.VREF是再電阻的第二根

6.想請問大大,該怎麼去看他哪一個區塊的RC效應比較嚴重??
  所以小弟我也不知道哪一部分的RC效應比較嚴重.
我知道把它萃取出來去RUN HSPICE之後可以看到一大堆的R值和C值,
不過我不知道該怎麼去找那些是在佈局圖的哪裡.

, Q3 U4 e2 @/ c7.我標M2的是 PMOS   M1的是NMOS ,路徑太長我在想把法去把它縮減.
+ f, l8 C5 S/ R" v: r

謝謝大大的解說!!

breaking622

想請問大大~~~~該怎麼看LPE檔裡面的電容排序??

yhchang

做完 LPE 之後    能過LPE就表示LVS也通過了
這時候電路上 你想要看的節點   即使沒有打LABEL 也應該會有流水號
" F3 B# ~2 j9 C# C: C9 d應該會是以 Hierarchical 形式 呈現
% Y2 n! m4 D& U* Q. D* M$ x, O
以Calibre來說  會是這樣的格式

$ b% v' Z8 A8 h寄生電容編號          節點名稱A                      節點名稱B     寄生電容值                        
) H- ?/ z1 E8 M2 q. uc000012345           xsdctl.xyctl.n1n4316       vss               7.66ff
c000012346           xsdctl.xyctl.rba0              vss                8.50ff
....

這裡的節點AB可以是
- V/ _$ ]  J& J4 t9 m可以是某個點對VSS的電容
4 S2 E3 _- c. a+ P% L, v也可以是兩個點之間的 Couple 電容
( i; E/ c9 o. c' n& V
不知道這樣有沒有回答到你的問題
) Z' @* ?3 b, R7 k; w5 g/ G; I如果你去點 你的電路的 Line  應該會出現流水號的節點名稱
( G1 h$ S  f- ]2 Y; w. G7 S8 j你再去看 LPE檔案裡面有沒有那個節點名稱 對 VSS的寄生電容值

yhchang

抱歉一文多貼   只是我覺得兩篇文章好像都可以用同樣的答案來回覆 ^_^|||

我印象中 Calibre 有三種抽取方式
. }8 ?5 f6 t) `9 B2 Q
1.  Lump
: y( W/ s9 J" [8 a$ v2. Distribute
" o8 q2 N0 {1 j6 o4 p( T/ D3. point to point
* h. P: _; K! h8 c  }. H, H
選第二種  第二種是把 節點 用 RC  Pai-model(抱歉不會寫數學符號)的形式表示
所以會看不到該節點的 total 的寄生電容
9 f) E* F  o$ G
% w( S2 \) v6 b6 I! R- `+ y# j選第一種  會把 該點對地的電容算出來  但是電阻會被忽略
選第三種  除了 RC Pai-model之外還會有 couple電容出現.
. {( ~+ v  P# s; K7 {3 T
/ B6 x9 w( A4 ?& p2 Z, w所以選擇第一種抽取方式 應該是你想要的單點對地的寄生電容  電阻的部份 自己看製程資料的
3 X; l- L' D$ B6 K各層的 square電阻 自己model就可以了.

1 u7 t0 U  m' T' d選擇第一種抽取方式 得到LPE之後   在把電容值做排序
$ K9 o, }. j' i. C1 M3 e- d; rsort -n +2  lpe_file  >!  new_file
$ I0 o( Z9 |& \4 L就可以看到  哪些節點比較 Critical了
自然就會明白 那些節點在連接的時候,  Layout畫得不好.
5 t, `! _; }( v" M" \( {
[ 本帖最後由 yhchang 於 2008-1-31 11:03 PM 編輯 ]

minxia.lee

看完了各位的评论，很有收获，有个问题，在dracula中怎么编译lpe文件（command file已经写出，但不知道怎么运行）？

小緯仔

多注意matching還有少用poly來當導線
6 S2 h) l# t" ~1 [9 i4 |因為poly的阻值很高

I1121MISSHONEY

多謝大家的分享心得
此類資料對我幫助很大
幸虧有你門分享可以讓我學到更多

viasanviasan

蓄短當然是越好；但考量到Noise或Floorplan，而無法避免時，還有些原則:
出circuit的線或稱Pin的width應儘量寬(可與Drain or source端可出METAL相同)，
出Pin後的Path以砲管型Metal逐步加寬!
並可用多層Metal來layout，並在可用的Routing Layer多層次間加入Metal(Overlap layer)，
% u2 f9 P- ?+ `4 [  \最重要的是，在不同層次的Metal間，打滿VIA(VIA電阻遠大於Metal! 相關RC參數在Design Rule中有資訊)。

lnxmj

dracula 中运行lpe　与运行lvs基本一样．你可以运行一下,看输出文件．