VHDL的問題

guesswho461

各位先進
1 _6 \+ t2 O+ v- H; P3 O& I小弟我用VHDL的PROT MAP把我設計的各個電路組合起來
可是最後合成之後的主體的gate count卻一直是0
: h& U$ m; l& I不曉得這是甚麼原因?
9 [6 T& A6 ^! t+ L我用的軟體是Quartus 7.2

kolong

那就是合成失敗啦...
' X5 I2 Q* D7 I" l% w* u+ Z請詳細看一下message吧..

guesswho461

呃~可是最後Quartus是顯示合成成功咧
~"~

tommywgt

那表示所有的東東都被optimize光了啦

查一下CODE吧

masonchung

該不會是輸入接到輸出短路吧~XD

kevin

你的top level components port map 有拉到 FPGA 的 pin 上嗎?

aiken

you will not use your testbench as your top level?
' L7 h, u' Z: x  J. R4 m+ T
- X1 h) e# S' _Testbenc don't have in/out...