VHDL的問題

guesswho461

各位先進
% H) [! p% x% f小弟我用VHDL的PROT MAP把我設計的各個電路組合起來
0 c/ w' `8 J0 ]3 I. [可是最後合成之後的主體的gate count卻一直是0
! b2 p+ L) P" e( p" q8 h不曉得這是甚麼原因?
% F4 h1 }& |; o/ J" L3 [8 |9 _我用的軟體是Quartus 7.2

kolong

那就是合成失敗啦...
- H4 H! J2 q9 b0 K1 C* W' C6 r請詳細看一下message吧..

guesswho461

呃~可是最後Quartus是顯示合成成功咧
: W- k) n- v1 Q& h' v" s: o~"~

tommywgt

那表示所有的東東都被optimize光了啦

查一下CODE吧

masonchung

該不會是輸入接到輸出短路吧~XD

kevin

你的top level components port map 有拉到 FPGA 的 pin 上嗎?

aiken

you will not use your testbench as your top level?
  P7 k/ R4 @% ?! a
- L. Z" o+ e, S$ h# U% A2 S0 X# ATestbenc don't have in/out...