supply clamp and I/O clamp ESD

ywliaob

Supply clamp ESD need to  consider both holding and trigger voltage
% o6 \8 ^& r6 G1 _0 H6 P( u# }I/O device clamp ESD need to consider only tyigger voltage

請問這是為什麼?有誰願意解釋一下
感激不盡

m851055

I/O is trigger signal，Vdd node is constact voltage,so consider holding voltage

ywliaob

謝謝你的解答 總算瞭解囉∼∼
' u, M1 l/ X, e$ d再請教一下
假如已經有對VSS與VDD的ESD 保護電路
還要需power clamp電路嗎???

skyboy

您的意思是否是指,  power pad 已經有保護電路, 是否還需要在一般 I/O Pad
裡做這個 device??
) y4 I1 }. K: I  e8 d
3 v. ~8 l4 {: n曾經問過 foundry 的人, 基本上是能放就放, 不然在這個 mode 發生 ESD 時要
6 D  ~; ~8 p6 g& B3 O全部靠 power pad 的 power clamp 線路來釋放 ESD 效果可能不佳...
可以看一下 design rule 有沒有提到這段, 有些會規定 chip 單邊每一定的長度
, t$ D: ^( b5 a; hpower clamp device 的 width 累積要有多長...所以一般是除了 power pad 以外,
一般 I/O pad 能放都會放, 另外因為 floor plan 產生的縫隙也會儘可能塞這種 device..
4 ~; n4 f- H4 A% i+ x
3 {& y& a. I0 F& Y) c; O寫了一堆, 不知道是不是您要問的問題...

ywliaob

foundry 提供的design rule 　是有規定power line 多長需搭配一個power clamp device
經過你的解釋總算比較清楚~~
! A% A& X' V; F3 e* ^2 ~6 p感恩~~

scy8080

原帖由 ywliaob 於 2007-8-28 12:08 PM 發表
0 G7 a0 M/ n0 Z7 cfoundry 提供的design rule 　是有規定power line 多長需搭配一個power clamp device
經過你的解釋總算比較清楚~~
  p7 l) B+ i' I, v7 A8 c* S4 E感恩~~

+ P2 R4 q( `& M- ~8 Z" _+ h8 I
* g) a/ H% c3 h. ?% a4 s如果fab没有相关的designrule,经验值是多少？

odim

foundry的guideline基本上是1000um放一個,
實際上的概念是任何IO對power clamp的metal 阻值小於3 Ohm,
, K7 B# K/ T7 h5 a' S+ p而更先進的製程進一步規定需小於1 Ohm.

ritafung

請問你們使用哪一種類型的I/O cell設計?
- ]4 E1 M7 E7 I* P# [& |
1) Local cell (PDIO + NDIO) + RC trigger clamp
2 i+ d, T' n$ O' ]2) Local cell (GDPMOS + GGNMOS) + RC trigger clamp
# O5 z% K& E7 \" R6 N3) Purely GGNMOS
) g7 H8 [' a- K: q
For RC trigger clamp, how much RC do you design? My company needs 4KV HBM.

cthsu1

看是哪一家製程
RC設計大於 100ns 小於 1us 即可
: @. J& d& H8 l( \, U& ~/ t4kV 的話  NMOS 要化大一些

semico_ljj

原帖由 odim 於 2008-3-20 09:56 PM 發表
; ?# }" q* @5 g0 Z% `2 Bfoundry的guideline基本上是1000um放一個,
- x, b. f3 Q9 Z實際上的概念是任何IO對power clamp的metal 阻值小於3 Ohm,
而更先進的製程進一步規定需小於1 Ohm.

" ~' [; A3 x" d4 q% c
( _+ t2 f. l: v% }这个我也听说过，应该是比较好的经验值！不过power clamp的metal 阻值小於3 Ohm,比较难实现！

semico_ljj

原帖由 cthsu1 於 2008-9-8 11:15 PM 發表
6 z2 t% @+ m6 \% d看是哪一家製程
% J% y3 g( H6 \% uRC設計大於 100ns 小於 1us 即可
4kV 的話  NMOS 要化大一些

: z7 n, H  |' @+ j0.5um process的话，到5KV没问题，0。35um以下4kv可能也可以！……………………

ritafung

我現在做的是0.13um,要4kV,而且是multi-power domain,有點困難...
, P1 j  \1 e5 PLayout 的要求非常高! 但是永遠實際上是做不到~~~trade-off~~

semico_ljj

0.13um,要4kV?呵呵，有点难，不过论文上说可以到5K∼6K，可以查查看！