OP settling time 測試

lewdster7497

  F7 _: P( {- ~0 ?( W* c/ E/ R各位高手 , 想問一下 有關全差動OP 測試settling time
' ~8 P7 F# K6 j* @+ v1 W  t3 d- n# `
$ A" A" j6 W1 h9 D+ Z( k% l

8 ~& ?: s- p2 w, A
這是OP 開迴路增益為93dB   PM 約70度   cload 1p

8 t8 m" C1 r: q4 V
7 U- l3 U* D9 o. t若是按照著找到的文獻 所模擬的settling time 如下
+ F. D& `: C; Y8 m5 T

. X* v6 f' O" L9 f, `& B. m6 W1 o
: {) d* E' i, a5 ?+ X) u2 s
1 t! z; a5 J9 l* D, ?! e所測試的settling time 輸出卻震盪了

; i6 X+ n6 p6 F) f這是用在pipeline ADC 中的OP
' b* Y  U3 ]; ~* B
$ l5 u4 N( ?' O4 hpipeline ADC 也是做得零零落落
' s& n2 b- U6 q* ?) E4 h
想問高手有人知道嗎??      有人可以指導一下嗎  ??

lewdster7497

各位高手 , 想問一下 有關全差動OP 測試settling time
5 C1 K& J" R( G, B: `+ @
4 ~4 M; S/ [$ P3 z$ ^
- c+ R! h5 Q$ n3 `$ Y3 ~

這是OP 開迴路增益為93dB   PM 約70度   cload  ...
- i' w8 V9 @/ x2 E8 q7 elewdster7497 發表於 2010-12-20 03:49 PM

& W$ I2 [+ I. ]- U8 G- U, \* @發現有點錯誤    接成正回授了


# l( u' Z* F% Y- O0 E更正後如圖      settling time 感覺還是怪怪的
9 z" A2 p8 d: n3 ~3 b2 |/ r
討論結果是  OP輸入端沒有電壓
3 Z% O9 w/ T3 \8 j& ~3 `
: U; ?1 ^  h* C* ~6 {若是OP輸入端給 VDC    那輸出電壓又會被限制住
' x5 B- Z! z* S7 N- m1 ]
0 a$ Q9 u5 I0 F3 `1 M! E' h! j, s要如何測SETTLING TIME 呢?