那位大大會控制memory使用verilog

小昌昌同學

大家好：
" P* b) @& `- y/ n. |      我的code裡面有memory那麼我如何控制他呢？
誰可以大概寫給我之類的。D(DATA ), Q (output), WEN, OEN, CEN,這是腳位，這個是要寫在code ，
. C" C9 x! ]  I! s7 F5 ?4 G! _那麼test code是要一直送data的。

tommywgt

這個看起來並不是寫code的問題
前題是你要先看的懂RAM 的timming chart, 寫code只是一個實踐的動作, 而且你的問題並不清楚, 無法直接回答你, 不過你也可以上網去找一下別人寫好的coe看合不合你用

Cappuccino

從Synplify Pro reference manual節錄一些single-port RAM的verilog code，你可以參考看看
+ T6 ]0 w  w: o8 M雖然不是控制memory，但瞭解memory行為有助於你控制memory

The following segment of Verilog code defines the behavior of a Xilinx
single-port block RAM.
; T- X6 z) _. c4 Z- }/ o) ]
4 T/ ]+ @2 I9 b- c$ q2 ~module RAMB4_S4 (data_out, ADDR, data_in, EN, CLK, WE, RST);
output[3:0] data_out;
% L  l$ N3 R& Ninput [7:0] ADDR;
9 w% R7 A- P% L) {  einput [3:0] data_in;
4 i5 @% D: X* einput EN, CLK, WE, RST;
reg [3:0] mem [255:0] /*synthesis syn_ramstyle="block_ram"*/;
0 V2 m; Q! N' K( t& {! jreg [3:0] data_out;
always@(posedge CLK)
$ W! |) e+ D# H2 a) Uif(EN)
if(RST == 1)
7 H* T- U+ O: x0 o4 Q; Kdata_out <= 0;
8 z6 M: x: c8 v1 }else
begin
if(WE == 1)
1 k1 b# S0 F) c& V! f: Sdata_out <= data_in;
, u9 m4 D4 [; {% Belse
data_out <= mem[ADDR];
& D& |9 u, q8 yend
always @(posedge CLK)
* w( b8 P. R9 K/ ~$ ~if (EN && WE) mem[ADDR] = data_in;
endmodule

norm

你要做的Memory是SDR SDRAM or DDR??
9 v: T6 F# b3 p9 z! x6 G/ n
依照SDRAM來看的話..你應該要先做FSM..

" p. o" D% ]3 }: `6 L- {再依照FSM的狀態去寫Verilog..