如何利用verilog來設計memory?

averyer

各位前輩~

% j% ?% a) W- X' M. d想請問一下~
' ~6 w# N  ]9 f* B9 A; q3 a2 \7 j
0 d8 H8 C. ]. c# e$ ?0 H- ]! G5 l我想利用verilog來設計一個memory,但要如何開始呢?因為我對verilog也只懂得基本的應用~

但對於在深入一點卻不知道該如何下手?

+ V' V1 X; E/ E& t+ S各位前輩能給我一些寶貴的經驗或data參考嗎?

麻煩各位前輩了~

jerryyao

module(
  input [7:0] ADD,
/ f& ?- G9 L; A" b4 r  input [7:0] DI,
# ^; Q0 V3 T; y7 X( f+ a  input CE,
  input WE,
  output reg [7:0] DO
);
  reg [7:0] memory[255:0];
; Y; p' \, m' I: s, f  always @(posedge CLK)
+ F- `$ m4 ^8 D    if(CE & WE) memory[ADD] <= DI;
! }, `3 }8 m) ^  always @(posedge CLK)
5 X' Y- N# r9 ?. \. p    DO <= memory[ADD];
endmodule
你要注意gata count很大喔。

Xquall

這樣的方式，合成的gata count真的會很大，請問各位大大有沒有比較好的方式，因為現在正需要自己利用verilog寫一個記憶體呢。

tommywgt

二樓大大的方法差不多是標準答案了
$ W/ N$ B' x7 m2 q$ w7 h# b
0 _' ^8 R7 u8 L# ]: ]2 w不想硬體太大的話當然要使用library來做囉

jarodz

容量比較小的 memory，
9 U. c% L! d' X7 `; f) H7 `用FF作是比 memory macro小或相等的。
每個制程和library的交叉點是不一樣的。

russell

請問averyer大大,
為什麼一定要用verilog來設計memory?
- T, N+ F; M+ K) p( Z4 L8 F" \4 u原本FPGA內建的EBR不夠用? 還是學校課業需要交差?
1 b7 }$ m0 r6 m) b  w! W( n
Russell
russell0916@gmail.com

paulmanwu

為什麼一定要用verilog來設計memory?
why not using memory compiler?