記憶體問題

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各位VHDL高手們,小弟寫了個6 X 64的記憶體,不過我試用實際的硬體電路來思考,並非使用軟體陣列的方式,如下:
. A) ^# C' x7 ~5 d/ n我設計了一個decoder for column address selection,一個decoder for row address selection,然後使用generate產生64個latch陣列,但是現在我不知道該如何指定我的腳位,懇請各位給點意見,謝謝!
" n8 H. R5 g6 y- a; Q  R6 q
LIBRARY ieee;
USE ieee.std_logic_1164.all;
6 V( q! r9 G0 e- F9 u0 v# e7 iUSE ieee.std_logic_arith.all;

; s. t, l1 B3 u6 q: w# ZENTITY memory_64 IS
+ v! i3 Z* Z# X   PORT(
$ T9 ]6 M) i( H1 `5 `      mem_in   : IN     std_logic_vector ( 5 DOWNTO 0 );
      mem_out  : OUT    std_logic_vector ( 5 DOWNTO 0 );
      clr_l    : IN     std_logic;
6 ^" }$ l& |( B0 O      mem_addr : IN     std_logic_vector ( 5 DOWNTO 0 )
   );

2 P5 N$ M- a  R3 N3 z* O-- Declarations

2 ]; y9 D- p2 kEND memory_64 ;
/ ]5 X  T5 Z( Z; f% B
5 R) _! o- T) K5 G--
4 E7 c4 w+ N2 u# q+ J* N3 K. UARCHITECTURE arch OF memory_64 IS
-- column decoder
component mem_coldec
   PORT(
      col_addr : IN     std_logic_vector ( 2 DOWNTO 0 );
      col_sel  : OUT    std_logic_vector ( 7 DOWNTO 0 )
   );
end component;
* ?! c# d4 `8 s" T-- row decoder
component mem_rowdec
1 Q# e" c& U# H3 Z, u$ b6 m3 P   PORT(
      row_addr : IN     std_logic_vector ( 2 DOWNTO 0 );
      row_sel  : OUT    std_logic_vector ( 7 DOWNTO 0 )
) `/ e2 H- P- G( K! |8 a- l   );
end component;   
5 X; K# q  N' F: s0 Y' f+ M& g-- latch array   
component latch_cell
( ^' n, Y) }- U3 y     PORT(
; |0 v& g3 `- z; [# x, A5 H        clr_l    : IN     std_logic;
: P, z4 _: e' ^        col_sel  : IN     std_logic;
        row_sel  : IN     std_logic;        
# C$ v3 H7 Y& T        data_in  : IN     std_logic_vector ( 5 DOWNTO 0 );
; I3 `9 X: m1 E        data_out : OUT    std_logic_vector ( 5 DOWNTO 0 )
     );
end component;   

( n4 g- e0 P/ w4 i$ U; usignal smem_out : std_logic_vector ( 5 downto 0 );
signal scol_sel,srow_sel : std_logic_vector( 7 downto 0 );
  ]- w* P; R- E/ _- dBEGIN
  u_0 : mem_coldec port map(mem_addr( 5 downto 3 ),scol_sel);
/ Y2 A+ o3 `" o6 a' O% p  u_1 : mem_rowdec port map(mem_addr( 2 downto 0 ),srow_sel);
  g0 : for i in 0 to 7 generate -- column generate
( Y, r5 g' {2 K* d( Q    g1 : for j in 0 to 7 generate -- row generate
; C: a2 f- t0 x, P% Z; r7 L         u_2 : latch_cell port map(clr_l,scol_sel(j),srow_sel(i),mem_in,smem_out);
    end generate;
  end generate;
5 l% w- h8 [. h1 XEND ARCHITECTURE arch;

addn

您好
不用將address分成row跟column
這樣只是將問題複雜化而已
你可以想成有64個6 bit的暫存器,來組成你要的ram
, L2 i) [5 j' ?# d# A8 [
; C* m. q, Z+ @* o6 w用陣列寫法,code比較簡潔,建議使用
以下有範例,請參考
4 J, u& c0 D' h9 [5 N0 k1 k( Xhttp://www.doulos.com/knowhow/vh ... s/simple_ram_model/

w10789173

不行耶,這樣就好了,我就是要講將實際的RAM電路寫成VHDL,不過還是感謝你的提示,難道真的沒有人這樣子做過嗎?

addn

您好
8 p' D1 C+ T) y8 f: u' R不曉得你為甚麼要捨近求遠
) e$ |3 ^3 O" i9 N% i+ R8 K可以說說這麼做的原因嗎?
) k2 r! u+ J0 o; s+ c- a還有這是要做甚麼樣子的應用
謝謝

w10789173

我只是試著把FPGA規劃成一顆RAM

沒有什麼特別的啦^^...