關於Verilog寫法如何寫一個buffer

celadon

抱歉..我剛學verilog..
請問在寫behavioral model時，一個buffer的功能可以用latch的方式來寫嗎?
: k! k7 H6 o3 {1 B8 n
[ 本帖最後由 celadon 於 2008-8-18 03:36 PM 編輯 ]

jerryyao

如果不是latch base的design不要用latch，你要的答案可能為：
* l2 _5 m2 ]9 h6 @) Jmodule buffer(
input I,
output O
);
! G: ~# {  j4 R. d1 R( K  assign O = I;
* m4 n1 X# b! |endmodule

jungswee

二樓說的很對，樓主還是好好學學基礎知識吧。這個很簡單的~~~~

treebug

再加個 #(delay), 會比較真實點, 或者是直接CALL vendor所提供的BUFFER LIB.

gto10620

讓他反向再反向 0→1→0

6 K. L8 m& j1 l3 ~9 r; d2樓大哥說的也行.................

allan0915

恩
這個很簡單
& c3 v0 e! p" }6 w書上都有~~也有一堆資料~~~多多學習&&

kosenmagic

真的使用BUFFER的話，2樓大大那各就是 4樓大大還可以實現合成之後的延遲
* E% B& X7 a) Y; {這樣可以再合成後看到一各
不然你寫成LATCH也形
如果只是確認延遲狀態而加BUFFER
你乾脆加各延遲比較快 又不會增加design 的gate

[ 本帖最後由 kosenmagic 於 2008-12-16 11:37 AM 編輯 ]

jason_lin

Altera lib裡有一個buffer cell叫LCELL,可以拿來用,約Delay 2ns,看要Delay多少,一直串下去就好,可以試試哦^^

flashmaker

回復 8# jason_lin


( m. g: @- B, i: j    受教了~謝謝!!
9 K7 c! Q6 S2 e7 ]2 O# b/ L) x    大家經驗都好豐富~

pompom7788

感謝大大分享的資訊
6 [9 o( f: A2 Y
" L5 {+ W/ {6 X6 |3Q~~~~~~~~~~~~

syuan08

8 `9 y# J0 \; U% b3 O. W感謝大大分享的資訊
6 Z, T8 T' @1 |5 y
3Q~~~~~~~~~~~~

HsuanChihCh@FB

如果要做串接的話需要將電路KEEP住喔!
; m6 d+ H" G& ]; E' O* v不然板子會自動將電路做優化~
' [0 c, x- ]7 [: a: e串再多都沒用!

林阿呆呆

如果是純verilog code設計 就加delay
如果是後面合成 cbdk有delay cell可用

ylkmbkie

感謝大家的分享
! r: H5 L. o) f5 a' ~6 l剛好也想找解法