如何計算Dual-path PLL loop bandwidth?

neterlin

Hi,
   有人做過Dual path架構的PLL嗎?loop BW該如何用手算?

hawka

我直覺的想法就是把兩者的tansform function相加
[Kch1*((R1)//(1/SC1))*Kosc1+Kch2*(1/SC2)*Kosc2]*(1/S)
求得BA(s)
再來推導其BW
  H; T- S$ u1 M5 I由上式會產生一在原點及1/R1C1之兩個pole, 另會產生一個zero
為求穩定zero須在pole之間
4 D, d8 \: ~$ R( M
8 s& e0 f/ W4 M! d, ^- A以上為個人一點淺見
- ^; K; C6 \: a( d4 z' ~如有錯誤, 還請指教

afor

可能還是要看spec的需求,若可以的話
應該在某些條件下,可以簡化成只有一個迴路
" |- ]7 L- R$ \1 k& P$ W那就可以簡化成傳統的PLL

mmtx

如果我沒想錯,這應該也可叫做two-point modulation.
可以說是low-pass(kch1)和high-pass(kch2)兩個loop.
0 [. i# n  S: U) ^# VLP是locking frequency,HP是introduce mdoulation,
( d, Z3 Z8 R2 Z  x% f所以基本上LP path的BW要和HP path的BW一樣,3dB cutoff freq.
. N9 {! J0 `; S- j0 i$ L7 X& z要設計成一樣,這樣就能保證flat frequency response in whole loop.
7 O3 E" A1 Y: p
# W9 h2 }* K1 _至於loop BW的計算就是trade-off between phase noise requirement
6 V, t- E* J2 r1 R* y, |+ xand modulation quality depending on the application.