如何計算Dual-path PLL loop bandwidth?

neterlin

Hi,
! d( t0 R: j* C& \5 R   有人做過Dual path架構的PLL嗎?loop BW該如何用手算?

hawka

我直覺的想法就是把兩者的tansform function相加
[Kch1*((R1)//(1/SC1))*Kosc1+Kch2*(1/SC2)*Kosc2]*(1/S)
求得BA(s)
- E2 O" C- Q) D* }再來推導其BW
5 t* k& m7 ]6 s9 g/ W4 _8 M" \由上式會產生一在原點及1/R1C1之兩個pole, 另會產生一個zero
1 |( F# M- t1 x/ i1 m( Z為求穩定zero須在pole之間
7 F( `0 ]+ _. D5 d
以上為個人一點淺見
: o* Z, C  o5 D2 h$ c如有錯誤, 還請指教

afor

可能還是要看spec的需求,若可以的話
6 z% d" W! ~' T* l4 M1 Z應該在某些條件下,可以簡化成只有一個迴路
$ U; d3 R1 T% d* G! ~8 R4 H那就可以簡化成傳統的PLL

mmtx

如果我沒想錯,這應該也可叫做two-point modulation.
可以說是low-pass(kch1)和high-pass(kch2)兩個loop.
LP是locking frequency,HP是introduce mdoulation,
' E- |" G5 [* G" B# u# r# p" [所以基本上LP path的BW要和HP path的BW一樣,3dB cutoff freq.
" K6 S4 o9 o/ L4 r  C要設計成一樣,這樣就能保證flat frequency response in whole loop.

1 M* \) O2 s* |, d( I8 c0 p( T至於loop BW的計算就是trade-off between phase noise requirement
* w8 p) Y" F' d/ `5 ]( l' jand modulation quality depending on the application.