|
我對這問題的理解如下:
. ]* N4 u& \# M" q8 N
+ J# t' a0 j$ u1., a% Q/ m' J! q0 j0 f9 Y4 H2 \
CMOS製程 我們做出來的電路 如果正常工作 電流應該是會在 substrate 基底的表面流動.....
+ S7 t* X: C( F- s6 D# b, ^比方一個 反相器 如果正常工作時 不是PMOS開 NMOS關 就是NMOS開 PMOS關
- ^, [0 k0 }% {) C! ~4 y4 f. R+ J如果哪天 NMOS PMOS 都開, 那這個反相器 就無法正常工作了 (已經沒有反相的效果) 1 Q8 a* }( A' `
輸出 OUT 那一點 PMOS NMOS的電流在 Fighting. 此時 電流正是從 VDD流到 VSS去...
, s1 k$ I7 ?2 r: T$ W" g: S7 a% }( `0 h& @
2. 我原本預期電流只會在基底的表面流動.
) p6 s t# W6 H: B0 ^+ Q 但只要LATCH-UP現象一發生 電流卻會在 基底 底下 由 VDD 流到 VSS.... (正常電流流動在1F, 此時LATCH-UP, 電流是在B2或B3跑)
8 W% y' C6 Y) E7 T8 l S/ b* H (這是我不想要發生的效應,只要一發生所有邏輯電路都不能正常工作了...)2 X0 F' L6 [: g" u
其他就麻煩您自己看教科書 SCR電路 等效於 CMOS 剖面圖的 相關說明, Latch-up是個不可逆的效應 只要發生 Chip就會死得不明不白...9 }$ e4 U0 c3 b& V
教科書上通常會寫 降低Rwell電阻或是降低寄生BJT Beta去壓制 Latch-up效應, 4 w' G5 m; b1 W) M
Layout上常見的作法就是每隔一段距離就要打 contact上去: i+ b+ n. j' Y* G% h6 A# `. ^4 s
主旨就是在降低 Rwell電阻.( V6 f) \8 j2 G" S0 r9 T
不然就是要圍 Guard ring或 Double guard ring, 其中一個功用是 讓 SCR等效電路不要出現,自然就不會有 Latch-up的危險.1 r1 `$ Q* |$ @/ A3 x
* k3 M$ n. i0 r' w/ l5 W' O3 s
如果這些內容有什麼遺漏或有誤的地方,也歡迎大家多補充.3 m- S3 ^4 Q3 G- h6 W$ X
7 H; u. z8 a( ^( ~) n
[ 本帖最後由 yhchang 於 2008-3-20 08:37 AM 編輯 ] |
|