PLL LOOP FILTER設計問題

jeffyoung

小弟  最近在設計PLL二階濾波器 的2個電容值 發現許多DATA SHEET都是兩個差10倍

* z8 h. e! ~: N& ?) ?- c4 o1 e4 a這會使得 額外加的那個極點 較靠近零點.頻寬  小弟覺得這樣PLL不是比較不穩嗎
0 \$ p4 s3 ?6 _
0 E8 h- a) Y5 P不知道有沒有前輩知道  為什麼要取10倍  是否有什麼好處

6 J+ C2 i" ?4 K. P% ~4 E) L請大家指導!!  謝謝!!!!

finster

附圖是Razavi所寫的"Design of analog cmos integrated circuits"一書中所擷取下來
兩顆電容的比例值約在10~15倍之間
4 ?+ o; Z7 L5 w; {! B  v至於原因,附圖上都有寫

jeffyoung

謝謝版主!!
+ V( x  A* f/ F2 y% H( n! Z
我想問說  那10~15倍所設計的pll有差別嗎  (有什麼優缺點?)

eli0717

我應該要怎麼去設計Cp的值，因為如果是10-15倍的化，自己try好像都跑不出來

donlion

这个值表现了zero和pole的位置，比值越大，pole与zero的频率比越大，稳定度越好。不过要小心，pole太靠近ref frequency。

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我想問說  那10~15倍所設計的pll有差別嗎  (有什麼優缺點?)
7 ]. {- m. K$ }, M+ H* Zjeffyoung 發表於 2009-11-1 11:40 PM

deltachen

有關PLL電路還在學習當中，多看看一些大家的想法~~~~謝謝大大分享~~~~

w791212w

最近找工作看到業界很缺PLL來稍微了解一下架構,感謝分享!!

930709

謝謝版主!!謝謝版主!!謝謝版主!!謝謝版主!!