關於PowerMos的Layout

小朱仔

小弟近來有個專案是做DC to DC Convertor的Layout
6 [9 L# T* q9 |3 Y裡面主要有一顆PowerMos Size W/L=8000/0.3
$ O7 z, x! X8 v* t/ K# S; K據聞Lay PowerMos主要就是Latch Up及ESD的問題
2 \9 ]" f  d$ |所以想請教一下有Lay過PowerMos的各位前輩能否指導小弟一下,
或有參考的資料可供參考,謝謝~~

mt7344

Power MOS 這東西!!  只有靠經驗!!
要 ESD 好就只有拉寬 Drain 端的 layout!!  --> Rdson 就會變的很差!!
這是要 trade off 的!!  所以只有靠經驗!!
& e% z: H8 f' C8 z0 A; `有一個  比較好的方法就是!!
( M' f3 R: {" h  z. T多做一下  ""反向工程"" 看看人家賣的產品是如何 layout 的!!
: V# C2 }4 T6 r6 R4 ]這是一個  很好的學習經驗!!

skeepy

SOURCE端CONTACT TO POLY距離與DRAIN端CONTACT TO POLY距離
; H3 J0 h7 m, E5 y0 @要比基本CELL拉遠些,要多遠靠製程上的經驗值,因為MOS已經很大了無法
依照ESD RULES下去劃,另外考慮的是劃FINGER或是井字型,再來考慮是最
' ]* H( z, L" o- J上層METAL如何舖設,有PMOS和NMOS的話要考慮兩者間的LATCH-UP問題,
PNMOS距離拉遠加DOUBLE RING.

vlsi5575

powerMOS我有處理過
. a- F$ H# u+ S% C& M如果size還可以接受的話,最好就是用ESD rule畫,
這必須要跟designer討論,
+ [6 K' G% W5 Q5 N1 Z# ^如果可以這樣子實現的話,
8 o. ?6 d: m) j- c/ |6 Z9 n6 S9 B那ESD跟latch up protect就一定沒問題
也就不用擔心了
2 C/ v9 k4 t, w7 `  Z* o9 o0 y! v/ s不過如果限制於面積大小,
1 K  Q1 ^8 m4 O% P. S9 @那也可以把source跟drain的距離拉小一點,
甚至如果有rpo的也可以拿掉,
) X: l, c: g+ I# k  i# v% ^. h因為畢竟不是像PAD裡面要做ESD protect
總之就是如果designer同意的話,
* @2 v6 d, B& v3 C討論之後就可以偷一點,只是看要怎麼偷,
9 e4 i7 J% ]- U) R" N2 n方法都差不多那樣

7 }; X) J! u5 q. s不過畫powerMOS除了MOS的架構以外,
最需要注意的就是要可以meet design端的current density,
0 U* E1 D( }/ I- N/ S/ b這也有關於整個powerMOS array的floor-plan.
- [; I! e6 o# @因為你在問題裡沒提到,所以我另外提一下
9 `, p, y4 U$ q+ N. T
3 k5 [: P3 N* H" V# h& v/ J小弟的淺見啦~~
如果有不對的地方還請各位先賢指教!

wiwi111

ESD 部分是不用擔心的,因MOS很大,大量電子進入時則會
很快四處洩放掉,而latch up部份只要P和Nmos 間有Dobule
gardring 則可避免了,就這麼簡單,給大家參考.......

m851055

原帖由 小朱仔 於 2007-7-5 01:55 AM 發表
9 w, `6 O8 {" C/ e+ C小弟近來有個專案是做DC to DC Convertor的Layout
裡面主要有一顆PowerMos Size W/L=8000/0.3
據聞Lay PowerMos主要就是Latch Up及ESD的問題
" B/ K2 o6 l# Y( a( M2 [- y所以想請教一下有Lay過PowerMos的各位前輩能否指導小弟一下,
或 ...

9 S. x5 \/ Y3 z
- [8 p" I) q& j+ z: K  w
3 S8 `' D# c+ a9 j# O- ?0 ~" ~latch up較好解決在device layout周圍畫上double guard ring。
6 a; N0 q* W3 f/ t6 x- U而ESD問題一般Source端的Contact只要照rules即可，而Drain端contact則大約是source端的2-3倍。也可套用foundary之models，不過空間會較大。
5 b* Y% q5 [8 p3 g0 j9 Y另外W/L中L=0.3um國內之high voltage tech.，應該沒有相關製程，因為國內之技術較弱，高壓製程高階技術尚待建立。

bowbow99

劃井字形～
& ^, U4 U( F4 C8 C( r  {2 ypoly的L劃0.3
lvs的結果L會變大～
/ C, `" b  }  n* V$ T) C7 x' q! _顆數越多會越大w1000~L就大到0.33...多
# B$ ~: F+ ]# q這樣lvs怎麼驗證都不對！

kerzon

回復 7# bowbow99
9 `% v& m8 [* _; g9 q

  ~! V7 P! h  R& X1 P/ M    多出來的是交叉處，(紅色圈圈)，所造成的，要在驗證上忽略掉

Abel_1909

受益匪淺。。。。。。。。

lnxmj

power mos 在esd性能上还要考虑均匀性，如走线的均匀；source/drain cont的处理，drain加ballst 电阻等。可以看看esd的书籍。