Fold cascode OPA設計問題

jerryyao

各位好：
  我想從數位領域轉往類比領域，所以我練習了這一個fold cascode OPA(圖一)，我有看過
此網站的有關fold cascode OPA的討論，聽從建議我先設計bias電路（圖二），有了bias
4 w, v3 \+ K2 B; R" b4 m電路後，我想因為此bias電路也是cascode架構，所以OPA電路的cascode架構中的mos w/l比
+ p5 o/ f5 |8 W% g6 i& [% o$ h( y* r1 T應該要跟cascode架構的mos w/l比相同，如此偏壓才會使所有的mos都在飽和區，請問我的想
法是對的嗎？
  W, n9 v* F( m. |9 p3 v: B' |! u8 d還是bias電路負責產生電壓，OPA中cascode架構的mos w/l可以另外設定，只要bias電路
產生的電壓能使OPA中的cascode中mos都在飽和區就好？

此外從佈局觀點來說，bias和OPA的cascode中對應的MOS是否要一起做同中心(common-centroid)佈局？
) h) U6 _. ]# ], k# O5 o* q% s* x( K(對應例子：OPA的P0,p2對應bias的p0,p3)
還bias的p0,p3做同中心佈局，而OPA的P0,p2另外做同中心佈局?
" h6 ?; H. f2 b6 B& C: e' ^謝謝

[ 本帖最後由 jerryyao 於 2009-5-22 11:26 AM 編輯 ]

seanyang1337

Dear jerryyao,
+ I) G, i8 C- D/ Z/ O! S建議BIAS電路跟OPAMP 各自作MATCHING。
再來，BIAS電壓只要能使的MOS能在你要的條件下(VDD，CURRENT，TEMP，PROCESS)都在SAT區就可以啦。
最後，電路的P4在我看來是可以省，P6&P7不對稱，N1&N3 SIZE 太小，BIAS電路要做START-UP 電路，
最最最~~~後，check DC bias voltage.

jerryyao

For  seanyang1337,
謝謝。
START-UP 電路我會加，因目前我的重心的OPA本體，等到完成後再加。
其他的部份確實有問題，我會修改。
& m0 s# z: s6 v' v/ J) @9 h
不過電路是不是錯了，OPA cascode電路的current mirror是不是要在PMOS那邊，而不是在NMOS那邊?
我有比較我手中的類比IC設計的書，allen和zaravi的書都是在PMOS端，只有
baker的CMOS curcuit design,layout and simulation是在NMOS端，是baker錯了，還是都可以？
( V  `" _. U  _- ]0 f謝謝

jerryyao

關於current mirror是在PMOS還是在NMOS處有人回答我是沒錯啦，只是大家比較習慣在PMOS處。我跑了模擬好像都可以，只是不明白為何current mirror在PMOS處的CMRR是負的，如圖一，如果current mirror在NMOS處的CMRR是正的，如圖一上下相反的波形。

此外我將此OPA接成反向大器，圖二，其中:
4 z+ i- _( z, Y% Irf : 10K
( |& R9 S5 m8 irs : 10k
* U* U$ q9 N7 ~2 N% m/ X2 ivin : sin(1.65v 1.65 50k)
vp : 1.65
7 @9 c, O$ C, y% S1 W模擬結果如圖三，請問為何vin在1.65v附近時vout會出現怪波形？
PS : OPA的尾電流為20uA，而OPA cascode的電流都為10uA
  新電路如圖四
* ]6 b( M" x3 @0 h5 k, w謝謝

* d8 T8 R8 L1 K5 N: ^$ s) M/ E( J$ g- k[ 本帖最後由 jerryyao 於 2009-5-25 10:39 AM 編輯 ]

li202

反向放大的Vin與Vout相位也不對~~~~

9 z9 _/ s4 }* d: u; [( B7 Z; O你的偏壓電流不足以提供電阻的電流
1.65v/10k=165uA>>10uA
: ]- I( D; k! V! I0 d: _; T; a( j只有在交越點時，電阻電流夠小，才正確顯示輸出與輸入波形關係

$ F$ `! K& s& G& z不知道你的CMRR是怎麼取出來的
可以將BIAS的電壓取固定值跑CMRR

jerryyao

原帖由 li202 於 2009-6-5 08:34 PM 發表
- E4 r/ f+ o5 T7 e7 u' b7 W反向放大的Vin與Vout相位也不對~~~~
$ l# m* ~3 ^; F, v
6 G2 m5 w0 n# Z' N) i" C3 e8 W* G你的偏壓電流不足以提供電阻的電流
1.65v/10k=165uA>>10uA
: ^1 n. W. d1 x; w7 K9 S( ?0 P1 D4 Q只有在交越點時，電阻電流夠小，才正確顯示輸出與輸入波形關係
# h) b6 f5 w1 ^: b, o; {. Y) Y
不知道你的CMRR是怎麼取出來的
" N- @" e5 z( M可以將BIAS的電 ...

; c  l* _# h7 s, F4 H終於有人回了，謝謝我知到了，我會試一下，下面是我的spice deck for CMRR:
) _6 T' K$ q' V" C8 V: v7 H% }.param vdd_p=3.3
  F0 U+ M* C: v8 [- k# F/ ]9 evdd avdd 0 vdd_p
" Y8 c" o0 k0 |, Z# F1 |9 I. m. yvss avss  0 0
7 f- n' }; o% ]7 J1 `" [/ fVM VM VP dc 0v
VP VP avss dc 1.65v ac 1v
" a$ P! r8 l2 _& F; G9 f* instance of top module                                                      *
9 E5 A8 }7 [' P/ E
$ h( a' g! q. ?x1 OUT VM VP OPA

* Sweep & Analysis                                                      *
.op
.ac dec 100 10 1000meg
& m; _: n% j7 E: X5 ].probe ac cmrr=vdb(OUT)
- s* D7 q1 e- t* ~# F* m7 C1 H, \相同的碼跑出一個整一個負得cmrr，我後來有用allen的方法（圖一）跑出來的CMRR還是負的，請問CMRR是負的對嗎？

simonblue

回復 6# jerryyao
2 W- N! R2 [: o4 g4 F5 M
首先你要瞭解為什麼要做差動型的放大器？就是因為差動放大器可以消除共模雜訊，所謂的CMRR=Adiff/Acm，當然是愈高愈好囉，代表你的電路受雜訊影響愈小。
  q4 A1 F/ r. a$ R$ M' e所以如果你測到的CMRR不夠高，甚至是負的。你覺得這個電路正常嗎？所以建議你再檢查一下netist。

freemystyle

尺寸的設計上似乎有問題，folded cascode N1 N3應該要提供給folded 負載跟diff pair電流，尺寸卻不夠大，建議版主再仔細看清楚設計的方式跟電流的分布，allen應該有教要從哪一些mos開始設計之類的