lvs dummy忽綠問題

jack846972

各位版大好 有個問題困擾小弟很久了
在layout做dummy時 已將D,G,S,B
- L$ T/ y$ g5 M/ ^: K接在一起，而lvs就還是顯示錯誤!!
是只能在.SP裡把DUMMY考慮進去嗎?
& c# i2 Q" c. R: Z2 a  E還是有其他的方法?

motofatfat

有阿 卡利博 中  利用 unuse filter 設定 把
: g( a' h4 O1 ]6 U- `DGSB 的MOS 接一起的
4 p' z- X0 T" y6 D( k. o( lRES 2端　接一起ㄉ
2 n- k! T$ ]1 I% f9 k5 p+ _" ~CAP 2ＰＩＮ　接一起的
過濾掉

leo911759

我推想你或許是浮接而已。
3 d3 |# q$ H( j( o
接在一起後請把他接到附近Guard Ring的電位。
0 V6 @( `* G2 j3 B% l: i  I
抑或是附近MOS的Body端。

這樣LVS就不會看到那顆MOS了

lchuang

D、G、S、B接在一起的話，接線要接到MOS的B也就是substract......

並不是單單的空接就好，另外就請你自己在cdl檔加上那些dummy MOS吧~~~

laohuchiren

[/quote][quote]我推想你或許是浮接而已。
, [9 G& [! A3 w& w. e  p% k
接在一起後請把他接到附近Guard Ring的電位。
4 B+ Y( a& K% S9 h" |( d
. f5 o+ O& V: I: w& F抑或是附近MOS的Body端。

0 d7 e! O: S% Z# o5 X8 e1 Y" P) T這樣L ...
, G9 {8 d6 h, w, [  a9 n+ s1 t8 s9 T[size=2][color=#999999]leo911759 發表於 2012-2-8 03:58 PM[/color] [url=http://bbs.innoing.com/redirect.php?goto=findpost&pid=167181&ptid=11825581][img]http://bbs.innoing.com/images/common/back.gif[/img][/url][/size][/quote]
8 A3 M; y7 a% D' U  L$ |! x; j這樣子接和浮空接哪種好一些呢？有什麽原因嗎？

leo911759

事情是這樣的，要首先了解LVS工作原理。
; S. ]. i1 T- h* B
LVS是將schematic轉成netlist，將layout轉成netlist。

再將兩個netlist進行比對。
* ?# Y6 R+ f1 [+ X3 O
浮接Dummy Cell的layout轉成netlist會有Dummy Cell以及浮接的節點。
+ X* r& o3 ~7 [4 Q
這在比對下，LVS就找不到在schematic中有匹配的元件。
7 s. @/ A% k3 k9 U' p- Z9 y
而全部接在一起在接地或接BIAS，
+ ]( \, u. n/ O& h+ d
就像是電阻、電容或是其他元件節點都接在一起一樣，會視為看不見。

omp61205

在LVS中SETUP OPTION裡有一個GATE的選項裡面有關於使用DUMMY排錯的問題把他勾選
# O# Y: W: r7 A- N' oLVS就可以過了  不過的原因是因為LVS偵測到他浮接了

yjie62

有学习一个知识点不错

liu.leon

????奇怪ㄟ~~板大發文說"在layout做dummy時 已將D,G,S,B接在一起，而lvs就還是顯示錯誤!

- O/ q: ?6 S$ P- E- \7 S! {/ D: w從沒說浮接阿!!!  
* }( S* u& s8 `+ |: t6 d1 b# A
在LVS command file 加
LVS FILTER UNUSED OPTION AB
! r3 l- |7 x1 ]+ T3 [8 Y4 ^
" l9 A; I: a" L1 {" i* N就可以囉