verilog 寫有限狀態機的問題

michael6172

各位大大

& H0 l$ U9 ?4 o* O我使用的是ISE 11.1版，在寫有限狀態機的時候，沒有把所有的狀態寫完，
7 J5 d3 g! f: _0 e9 n% P, d/ p5 u
例如，用4bit共16個狀態，我只用到10個狀態，所以就寫10個狀態，
9 X) r& R! n. O- F' k
最後有加上default，這樣的方式寫RTL simulation 的結果是正確的，

但是，pose-route simulation 的結果就會有錯誤。
0 ~) b4 Y$ |; j% p) w# g' D( t
! i3 R8 t6 j& \; {. ~不曉得有沒有大大遇到相同的問題，那都是怎麼解決的?
& P; J$ p. D0 w2 g. e, x: S- l
6 X/ [) C( G% @. m- k* v1 [! z' j麻煩各位大大分享一下

謝謝

russell

哈囉! 我發訊息給你囉!

需要更多的info. 來幫您解決喔!

russell0916@gmail.com

ishoni

有沒有加上這句呢?

"synopsys full_case parallel_case"
2 {- X6 g4 _5 x# B
4 @: S* R# G3 J7 x幫助描述你的case status...
& Z8 D8 {! s/ K) m# }) Y
有一篇文章在討論這個:
) g7 y/ }1 M5 _5 [" X8 ~
1 y4 J' v4 ]+ S; D8 skunalvyas.com/Documents/fullcase%20and%20parallel%20case.pdf

johndoedie

回復 1# michael6172
' a( P5 r+ R+ v& H
( O! Z: D, x5 l4 L# w  p會這樣通常是RTL model的方式不正確導致合成後產生latch，但沒看到code&你也沒詳細描述是怎樣的錯誤，很難找出問題

6 U. ~; q. s9 C* `- ]2 b# M另外model FSM時，個人習慣分成3個always block:
8 q1 f$ |& Z9 |0 Z* V
   1. sequential logic part for state assign
! g: M' s3 K9 [' b4 W. ^, ^% m   2. combinational logic part for state transition
   3. combinational logic part for control signals
2 a  S, ]( x$ o' I# n6 [" C, e1 Y
5 Z6 r+ L, Z9 G2 o這樣做的好處是可以讓合成器確切的合出FSM，另外閱讀時也可以很清楚的掌握狀態的改變和每個狀態所要做的事，debug的時候比較方便，希望對你有幫助，FYI。

thjan65

樓上建議都是對的.
3 e2 z: F% U1 d2 ]: Y但是等project 大了, 或是時間趕, 根本懶得 把 sequential & combinational 分開寫.
3 X2 [  u7 e+ _. x
# a* p/ E8 R* s  ~$ R總言之, 沒看到code, 無法幫您找問題.

superyoure

還是要把code貼出來大家才可以幫你抓問題
不然這樣的描述太籠統了