NMOS 的 Body 這樣接可以嗎？

shaq

我有一個小問題...
9 V: O- f' {& s, ^如圖所示：


4 K4 C2 |/ `8 Q( I3 ]/ v若我IC有兩種電位，一種是 VSS (0V)，另一種是 V-
V- 為外部電壓，一定小於VSS.
" a" K: {- j# B& A" t+ Q( e, ]
我記得NMOS的Body要接到最負電位，想請問一下若 VSS 與 V- 同時存在的情況下，
! H) i1 h4 a* W' m. c+ n; T  S6 n" sM0~M3 這樣子接會不會有問題？
2 c; @! Q- k- K
這樣的情況下，請 Layout 工程師把不同電位的Body island畫開一點就好，還是根本就不能這樣接呢？

aleck

基底為P-sub 的NMOS 是boby 都是vss為主~~,除非你的Process有isolation NMOS 或者可以

yalon

也就是說.
/ A+ x+ n+ E) U7 ~; g你的 nmos & nmos (pwell & pwell) 需有被隔開來. 如 n-sub 或是 deep-nwell.
而這 n-sub 或 deep-nwell 有被接上最高電位.
如何應該就沒啥問題了.
/ T" a5 g, }, S3 a, F# n
6 k; I3 N6 U1 x8 P3 O說法如有誤.. 歡迎指正.

basil

根据工艺情况来决定呀：
对于NMOS，如果是P_SUB，N_WELL工艺，因为NMOS 都做在P_SUB上，所以要
接两个电位是办不到的，只能接最低电位。但如果是N_SUB,P_WELL,可以将两个分别
放在不同的P_WELL就没有问题

isscc

ㄜ...不行吧
請上面那顆body端請接到下面那一顆的d端
下面那顆的接到vss或v-
9 A6 D# f! L  m5 z+ J如果你這樣接 假設vss都接地 那就沒有body effect拉
那都給你設計就好拉 哈哈
1 I! B# r2 f6 l開玩笑拉 不能這樣接拉

cking0720

看你的製程
如果你的製程是   N-well, P substrate  
則NMOS的BODY 就一定是接在最低電位， 因為 substrate是最低電位

如果你的製程是 N well， P-well
就隨意....

weixinglu

只要你的这个管子在实际的硅上没有管子工作特性以外的电流通路，可以，看电路怎么设计。

instantly

假使V-是由一個negative pump generator產生的,那不就會有一個漏電路徑~
From V- to VSS leakage path

jesseyu

In fact, the two grounds will be connected finally at board level, they're acutally using just one substrate( unless you're using the so-called deep N-well). So it's all right to connect like this. However, in the layout, one more layer needs to be added to differentiate the two grounds

winch

不行噢 這樣會短路讓VSS 與V-透過body短路，除非你將body視為電阻，相當於SS 與V-透過電阻連接

hoodlum

小弟的愚見為, 通常製程的substrate為VSS, 通常為0V
那麼M2 M3

hoodlum

M2 M3需要有獨立的P-WELL來處理此V-
+ V& H# K# [: w且就我所知此P-WELL外部還需一個N-WELL
. y  P( c' Q# G9 H9 t圍住不然還是會有VSS to V-的漏電路徑產生
8 m( C. j" J, k3 `3 _: d所以要這樣接可能要看製程是否有此類型WELL提供
給設計者選擇

PS.上面那篇小弟不小心按錯,不是故意回兩篇
7 i  s/ t# R+ C/ @6 v# J       抱歉

jesseyu

It depends on how you implement it. There's so called deep n-well in CMOS process that nmos can have different ground. If it's the case, it will be all right to connect to vss or v-

hiyato

有看過用bulk driven的方式，可以找找相關的paper來參考看看，
但若你是想單純的降低vth的話，可能要留意V-的電壓值，
5 \9 `' b  Q1 {2 k$ [以免導致latch up。(如有說錯的地方，請幫忙修正。)

spring30467

之前還在煩惱VSSD跟VSSA的問題 隔開就解決啦

ONLYFLYSKY

是可以這麼接的，看電路的設計以及使用製程的考量，如果有考慮到是利用buddy effect的設計，設計的尺寸會比cmos設計的size還要小在晶片上可以偷一點rule而利用不同電位的p-well的isolation即可

7 y  {/ \" k" f8 _+ _因提出問題的人並無將使用的製程講明，故目前得到的資訊是很兩極