doubt supply-independent biasing

ffsher100

i got a question from Razavi textbook in chapter 11.2 : Supply-Independent Biasing
==>figure 1
==>figure 2

& z  C8 ~* b9 m. @* E, xby figure2, it looks like vdd really has no effect on the figure 1 CKT.
# |: Y# K9 F' V5 Y
the textbook also introduce start-up circuit M5 into the design as following:
==>figure 3
0 Z5 u) w- e5 J# j" ~. F8 dwhen simulating the circuit with startup(M5), it seem to be effected by VDD.
Current Iout, Iref vary with VDD.
In practice, figure 3 become Supply-dependent Biasing since startup must include.
' D) a! e0 A9 Y" A9 t7 lhow could this be? if using figure 3, supply- independent case never happen.
3 V- [9 m) ~# ~
9 a6 ]# |* m  k' G: K' Tbelow figure, i sweep .dc vdd.

As you see vdd ramp from 0v to 5v, current Iref and Iout are not constant if vdd>2.8v

lchuang

從你的結果來看，分三種case來檢查.........
6 E" W/ i/ |  X
4 \7 v! [9 G: H7 n  ]) ?輸入電壓(分別為2.5V、2.8V and 4V)後，檢查你每一顆MOS的工作點，是否都為飽和區，
! p* `  j! p5 p: w8 D
" a+ H' v* B0 L, o6 v; ?並且記錄每一顆MOS的Vds(sat) 、Vds跟Vod
: n9 [8 T) X( v$ a3 h
(如果沒有Vod的話也沒關係......這是Vgs-Vth得來的，Vod這參數要H2006以後的版本才有)

有了以上的資訊你才可以知道問題出在哪............

& a1 e% w) ~5 Y3 y' y9 fPS：既然M5是當作startup用的MOS，那麼W/L比就不用太大，以一般設計來說W=0.5u L=10u

算是一個建議值，但是還是得照實際電路需求去做改變~~~~

- ?- Y+ h$ r6 k/ G以上是給你的一些建議~~~~~Good luck~~~~

ffsher100

聽你這麼提起來....我想問個另外的問題
在hspice report中的Vds(sat) 、Vds的關係為何?

我知道Vds指的是實際mos的drain-source的跨壓
那Vds(sat) 我想指的是在hspice中的vdsat這參數吧
可是Vds(sat)指的是何意義?...我粗略在hspice的線上文件未找到相關說明

ffsher100

回到原來的問題.... 經過調整了mos的size...vgs變得較不會變動了

但是Iref&Iout的不一致性還是會出現
/ F/ S! b1 w. K& Z) \就如同lchuang提到的去看的結果2.5V、2.8V and 4V皆在飽和區
我覺得應該是mos的Rds(ro)電阻不夠大所致...以致Vds改變IDS也跟著改變
/ K" Y, h+ }/ x9 b- a
另外...有個困擾我很久的問題....Startup mos: M5真的有用?
在我的模擬中....M1~M4的MOS都可以正常運作....不懂何情況會需要M5
+ R1 X/ x) ~# P- @$ D! E就書上說要用到....但實際上在模擬就是模擬不出這種情形(M1~M4 startup不起來)

lchuang

先來討論一下所謂的Vds(sat)：
% G. v% L2 F. l9 E
你試著模擬一個固電電流源，如一顆PMOS~~~~S接VDD，並且G跟D互接然後掛一個電流源(ex,20uA)

" V! U$ S- X0 ?; d! s9 yW/L可以先固定一個值(ex,5u/1u)，然後觀察這一顆PMOS的vds(sat)~~~~接著把電流源加大至40uA

4 a% ^1 P' X) V然後你就可以看出Vds(sat)會明顯得拉高.......
( L! g; r, I* R3 G- G, @9 s+ ^# Q8 z
+ x, A1 [# u5 \4 A4 M' L* u# e至於所謂的vds(sat)其實在我來說，它是一個滿足MOS進入飽和區的條件式而已........
. a- ]+ Z3 i% \& c* m0 S
: W8 l5 x, \! D4 d: u而所謂的條件式就是Vds > Vds(sat)，一般在我的設計會讓Vds大於Vds(sat) 0.15V左右~~~
7 _$ ?& x+ ^0 R. v2 t4 J. X1 g9 R
那麼Vds想當然爾是越大似乎越好........其實Vds越大或許比較好滿足MOS進入飽和區來操作......

7 B! f9 u1 j5 i9 o問題是它相對壓縮了電壓的輸出操作區間~~~~~所以囉.......

一般設計電路，以一顆OP來說......要看DC操作點看的不是OP本身的MOS偏壓，
6 s  D) W$ e' K: W6 Y
! b6 X: n$ [% Y9 E+ D而是給OP做mirror電流的"偏壓電路"本身，它才是決定這一顆MOS是否符合所設計的輸出電壓準位~~~~
/ S% J8 t$ Z; P0 J
3 o# L+ {$ m+ w3 S6 P7 `以上是Vds(sat)跟一些電路的少許觀念...........

================討論M5 start-up 分隔線=======================
+ g( E9 c, J$ N0 s( ^5 |" M: w1 z
一般你要模擬所謂的start-up MOS，以你上面電路為例，當你不加入M5這一顆MOS的話......
) b0 @2 y/ ^( X, z1 D' q! I6 B
8 P+ W8 [' q8 u3 Y! H1 b$ ?- H你可以在spice檔內下一個初始值的指令，
1 Z3 U1 z2 _" j# t$ z- c
6 h7 I# ?% C5 ]; \我們先假設M3的G、D與M2的D接點為"QQ"，M1的G、D跟M2的G接點為"AA"

# A1 n! T, C/ j然後在spice檔內下".ic v(QQ)=VDD v(AA)=VSS"~~~~~~

你就會發現你的偏壓電路的MOS都在cut off階段~~~

- \( k* v  v$ y4 t; |3 q/ b接著你可以加入M5後再來模擬，你就會發現它會慢慢把"QQ"這一點電壓往下拉到一個正常工作點.....

這個模擬其實是一個real case會發生的狀況，因為在IC內部一般不給電情況下......
2 I' U+ A$ P0 D: w: r3 I# i/ [& F
/ s& l( e; @, V) q每一個節點都是"unkown"的，那就會有電流起不來的狀況......這一點你可以好好去想一下~~~~
0 s: M$ R' k# t9 l/ }
=====================================================

% d' U$ O$ F% D: d你的M5的接法似乎會影響到M3的Iout電流.................似乎這種start-up只是很單純的一個
, x/ C; W8 y/ U
"weak pull low"的方式..........但是在實際電路上並不是一個很好的start-up方式.......

$ o$ m' n- R/ c$ m# d7 u" K( s8 V7 k# ?而這個應該就是你所謂的電流不一致的原因，你可以在list檔裡找到M5與M2的電流~~~~

然後在4V偏壓點..........觀察一下每一顆MOS的工作區域~~~~~
: ~& F" S+ Y* v
7 Y. P( @+ _8 L4 PPS：所謂的weak定義...........以start-up來說....我把它認為是一顆W<<L的MOS.......

(ex,W/L=>0.5u/10u.....這樣的比例)

ffsher100

在我用了.ic設定初始電壓後
接著跑.tran~~~神奇的事情來了
+ s6 F5 L' i6 q
在沒有M5介入下...還是會startup起來....下圖有真相
3 V$ ~, C: e) M: E! _; e

一開始power為VDD
6 l  p2 W+ t& u8 B" o9 n( s/ W雖然M3的gate設為 VDD....M1的gate設為0v
隨著時間的流逝....
1 y8 D9 y: q$ Z. |M3's gate電壓看起來還是會慢慢的拉下來
M1's gate電壓還是會慢慢的拉上去

在看Iout, Iref在一開始時就不為0....
應該是漏電流.....難道是漏電流導致電路startup起來?
1 V- I- G4 q3 w1 m
" o! `4 t) j5 `; v: HPS:我覺得一開始M3的gate電壓就設為VDD了
; y; ^/ U1 [6 ?power沒道理一開始設為0V....這樣好像邏輯怪怪的
所以就把power一開始也設為vdd了....這樣該沒錯吧

lchuang

M3的Gate為VDD跟外部電壓是一點關係都沒......
( [/ _& p' i5 s6 m  }; r( n
! r, P% v4 Z/ X說穿了.....它只是一個與電壓源相似的電壓.........
( I3 t* `, R% k. m. O# g5 }& X
  p5 S' z: P& w1 M那就是說M3的Gate是一個跟VDD很相似的電壓~~~~~~~
" T" N" W! K1 l4 \+ j# m* \( ?5 `
另外一點.....你的M1跟M2之間的"AA"也要設成VSS喔~~~~~
2 a, n3 ~9 {, y) W6 d9 {
. j9 \$ n5 w+ C3 b) g5 K2 _最後補充一點....................在做start-up模擬~~~~~~
) f" R9 _. C8 M. ]9 }, h8 y. u
建議電壓源採用：vVDD VDD GND pwl (0us 0  200us 3.3)這方式來模擬~~~~~
; @& l7 C* k" b. R
) x+ g: v# a0 X2 U1 m9 t9 l9 e2 cIref、與Iout要說是漏電流......那麼你要先確定所有的MOS都很確實的進入飽和區~~~~
' t  S* B# }! N% }0 g+ J8 e  }4 i
不然你的漏電流在transistor level來看是不太能成立~~~~~
: l3 \, l! i% U4 G
7 U( ?8 V/ z6 c畢竟可能有某顆MOS正處於ON的狀況~~~(只要Vgs>Vth就會有電流產生)
5 l( D! }  v, V" B) L- J% K) L& A
% Y' G/ h8 z3 X0 l  n頂多說你的電路在尚未動作時所產生的漏電流~~~~~