doubt supply-independent biasing

ffsher100

i got a question from Razavi textbook in chapter 11.2 : Supply-Independent Biasing
==>figure 1
: s; y9 `/ j# D$ w% z" b; g==>figure 2

/ R0 [) c: L& k6 jby figure2, it looks like vdd really has no effect on the figure 1 CKT.

the textbook also introduce start-up circuit M5 into the design as following:
==>figure 3
& r5 i+ x* h6 `: u* v# V' K4 Kwhen simulating the circuit with startup(M5), it seem to be effected by VDD.
Current Iout, Iref vary with VDD.
" h, a( s$ F+ wIn practice, figure 3 become Supply-dependent Biasing since startup must include.
% \" x' e/ q) M( c3 h) u1 ehow could this be? if using figure 3, supply- independent case never happen.
; v: f; \( x2 O
9 X! {! q& }. g5 n" M8 i! K- y/ U. Mbelow figure, i sweep .dc vdd.
( x/ A5 S8 R2 }+ |) u2 b. s2 L4 R+ E
5 B" j. q- k. o" s: Y1 cAs you see vdd ramp from 0v to 5v, current Iref and Iout are not constant if vdd>2.8v

lchuang

從你的結果來看，分三種case來檢查.........
6 Y' _% x) l9 v8 K1 U+ C( W! j
- B3 @1 Z7 B  i$ h* D輸入電壓(分別為2.5V、2.8V and 4V)後，檢查你每一顆MOS的工作點，是否都為飽和區，
2 o3 t+ G4 Y( a9 P$ T4 R# u9 h3 S9 Q' \# N
並且記錄每一顆MOS的Vds(sat) 、Vds跟Vod

(如果沒有Vod的話也沒關係......這是Vgs-Vth得來的，Vod這參數要H2006以後的版本才有)

) d3 z$ ?: O  k9 g有了以上的資訊你才可以知道問題出在哪............

. H& K" {! x2 T% \" I- U# z1 SPS：既然M5是當作startup用的MOS，那麼W/L比就不用太大，以一般設計來說W=0.5u L=10u

8 {! y9 K0 V$ D+ ^算是一個建議值，但是還是得照實際電路需求去做改變~~~~
. V+ X+ ?# L$ R  l
以上是給你的一些建議~~~~~Good luck~~~~

ffsher100

聽你這麼提起來....我想問個另外的問題
4 [! b+ [4 ]8 Y" H; h" }. t在hspice report中的Vds(sat) 、Vds的關係為何?

我知道Vds指的是實際mos的drain-source的跨壓
那Vds(sat) 我想指的是在hspice中的vdsat這參數吧
9 A4 b( v4 [: |+ n可是Vds(sat)指的是何意義?...我粗略在hspice的線上文件未找到相關說明

ffsher100

回到原來的問題.... 經過調整了mos的size...vgs變得較不會變動了

8 z4 I$ S1 P4 `. U: Y2 E# L但是Iref&Iout的不一致性還是會出現
: k$ X1 X4 n# {: c$ [1 T- P0 ^8 u就如同lchuang提到的去看的結果2.5V、2.8V and 4V皆在飽和區
我覺得應該是mos的Rds(ro)電阻不夠大所致...以致Vds改變IDS也跟著改變

另外...有個困擾我很久的問題....Startup mos: M5真的有用?
在我的模擬中....M1~M4的MOS都可以正常運作....不懂何情況會需要M5
就書上說要用到....但實際上在模擬就是模擬不出這種情形(M1~M4 startup不起來)

lchuang

& m$ N9 U+ C5 o' X先來討論一下所謂的Vds(sat)：
. Z9 Q" @! Z7 G: w  z+ \
7 ?+ j: d0 ^  ?. o% t你試著模擬一個固電電流源，如一顆PMOS~~~~S接VDD，並且G跟D互接然後掛一個電流源(ex,20uA)
4 p$ B, r5 p4 c6 H
W/L可以先固定一個值(ex,5u/1u)，然後觀察這一顆PMOS的vds(sat)~~~~接著把電流源加大至40uA
1 g7 N- ~# _' w1 U0 m% h) s$ d
8 w, z9 q: _1 S+ E然後你就可以看出Vds(sat)會明顯得拉高.......
9 h' Y( f" }' Y0 Z& m5 ~
; D7 J; ^; E- [/ a' ]至於所謂的vds(sat)其實在我來說，它是一個滿足MOS進入飽和區的條件式而已........
/ `( n: ~7 ?. M
2 v- Q4 a1 A( z, ^2 D* m0 \# q而所謂的條件式就是Vds > Vds(sat)，一般在我的設計會讓Vds大於Vds(sat) 0.15V左右~~~
4 u2 D+ P& e* ]
6 p! U+ R1 W+ N* c5 `* |. r7 E那麼Vds想當然爾是越大似乎越好........其實Vds越大或許比較好滿足MOS進入飽和區來操作......

問題是它相對壓縮了電壓的輸出操作區間~~~~~所以囉.......
+ ]2 E3 B( g. S  ?4 K' U( l2 y1 h
一般設計電路，以一顆OP來說......要看DC操作點看的不是OP本身的MOS偏壓，
; c' S; J  d" ~" I8 F- v
而是給OP做mirror電流的"偏壓電路"本身，它才是決定這一顆MOS是否符合所設計的輸出電壓準位~~~~

) }. ?) A, Z7 e$ F; v以上是Vds(sat)跟一些電路的少許觀念...........
+ ^9 U1 }) q; ^. x" t
3 M8 q2 l* ]0 C- F" z7 }================討論M5 start-up 分隔線=======================

4 v# u/ Z9 h. a3 N! T$ l一般你要模擬所謂的start-up MOS，以你上面電路為例，當你不加入M5這一顆MOS的話......
9 s7 p) q0 J. o2 O7 G, @2 c1 A
你可以在spice檔內下一個初始值的指令，

3 O9 n9 F3 P+ a. P5 |7 a# Y# h我們先假設M3的G、D與M2的D接點為"QQ"，M1的G、D跟M2的G接點為"AA"

+ j/ _. A7 d# Y8 a& V7 e& P然後在spice檔內下".ic v(QQ)=VDD v(AA)=VSS"~~~~~~

你就會發現你的偏壓電路的MOS都在cut off階段~~~
& k! R, ~3 N1 u1 B" o
接著你可以加入M5後再來模擬，你就會發現它會慢慢把"QQ"這一點電壓往下拉到一個正常工作點.....

這個模擬其實是一個real case會發生的狀況，因為在IC內部一般不給電情況下......
' q4 [5 \! W3 r/ j9 [% j
% Y' o5 S+ W' y' O& x3 K: m每一個節點都是"unkown"的，那就會有電流起不來的狀況......這一點你可以好好去想一下~~~~

=====================================================
" |3 L+ U6 E: t  M
你的M5的接法似乎會影響到M3的Iout電流.................似乎這種start-up只是很單純的一個
; a+ H& x, C# [) r1 \
; A+ B4 W/ Z) X3 H0 w* m* u"weak pull low"的方式..........但是在實際電路上並不是一個很好的start-up方式.......
% B! C" H! H1 r% ~! [# s
而這個應該就是你所謂的電流不一致的原因，你可以在list檔裡找到M5與M2的電流~~~~

4 l6 ^0 j- ~' b  z2 f" S! O然後在4V偏壓點..........觀察一下每一顆MOS的工作區域~~~~~
. D, q& ^! ]8 G* C# Z
' C% y7 s7 a6 h/ pPS：所謂的weak定義...........以start-up來說....我把它認為是一顆W<<L的MOS.......

(ex,W/L=>0.5u/10u.....這樣的比例)

ffsher100

在我用了.ic設定初始電壓後
接著跑.tran~~~神奇的事情來了
/ t& |  z0 a* [/ z1 M" l4 d
% _- e# u; |  f在沒有M5介入下...還是會startup起來....下圖有真相
: n/ {; g  T: O1 @0 z0 o

一開始power為VDD
7 j6 S0 i7 F* T) \8 H雖然M3的gate設為 VDD....M1的gate設為0v
  B0 d$ F- d. K. `: B隨著時間的流逝....
0 _, i$ W3 |" M0 ~4 c7 bM3's gate電壓看起來還是會慢慢的拉下來
M1's gate電壓還是會慢慢的拉上去

# @% T, }4 Z" v) |在看Iout, Iref在一開始時就不為0....
應該是漏電流.....難道是漏電流導致電路startup起來?
: O/ ]8 i: Q$ p7 a
PS:我覺得一開始M3的gate電壓就設為VDD了
4 n- G  S- g# \) v' E' Fpower沒道理一開始設為0V....這樣好像邏輯怪怪的
所以就把power一開始也設為vdd了....這樣該沒錯吧

lchuang

M3的Gate為VDD跟外部電壓是一點關係都沒......
6 z6 V2 q; o9 E& X/ N8 ?
  H, X) q1 V& S& ?6 G- q% ]說穿了.....它只是一個與電壓源相似的電壓.........

那就是說M3的Gate是一個跟VDD很相似的電壓~~~~~~~

# b+ L5 t8 m" v另外一點.....你的M1跟M2之間的"AA"也要設成VSS喔~~~~~
3 P6 X5 M! j6 J. B" ?5 `* j
4 f0 |& `& {, J6 s2 X% x最後補充一點....................在做start-up模擬~~~~~~

6 P' h& n5 |( N; c建議電壓源採用：vVDD VDD GND pwl (0us 0  200us 3.3)這方式來模擬~~~~~
5 V" F1 k) V# j+ G
Iref、與Iout要說是漏電流......那麼你要先確定所有的MOS都很確實的進入飽和區~~~~
7 Y- e# I$ h$ w2 r
- h- x* C% T  U; x不然你的漏電流在transistor level來看是不太能成立~~~~~

畢竟可能有某顆MOS正處於ON的狀況~~~(只要Vgs>Vth就會有電流產生)

: \! l2 i' b- k" a2 I頂多說你的電路在尚未動作時所產生的漏電流~~~~~