在Layout時最花時間的工作是....

jauylmz

這些問題會隨著 "資歷" 和 "工作分配" 而有所不同，希望各位回答時可以說 小小說明一下。為什麼!!

wlyi0928

我個人的感覺呢...這些工作當然必定隨著資歷和工作分配而有所不同,成正相關的啦!
: B1 }$ D2 ?1 n每一項都有每一項花時間的地方, 全部加起來就等於, Layout是個很花時間的工作,
8 T7 q1 q% q( b$ [$ @而我想大家應該都能贊同這一點吧!!
做元件當然花時間, 若是每次畫的製程不同, 那每次我可能都需要去讀design rule去把我要的元件依照rule做出來.
9 M: c- S3 V" l$ J! B如果很不幸的今天我遇到的是我用一個不同的製程沒做過的元件, 可能我連該元件的組成是什麼都還不清楚,
那我可能得從根本的地方找起, 例如有哪些layer應該來組成該元件...等等的東西吧...
9 t& i/ [6 a' S7 |! q, oplacement的話呢, 其實跟拉線, 整合, 和溝通都很有關係, 當然這些事情也都很花時間的.
跟designer溝通, 可能這個是designer想要的, 可是因為某些理由我們不能這麼做;
; y) |% u  k6 ^/ _在整合的時候才發現這個東西怎麼當初沒想到...所以可能要回去改些什麼的...
# K- h8 z3 t; m. ~) W: ]- i1 k- L3 a在拉線的時候發現...我在排的時候怎麼疏忽掉這個東西以致於拉線很難拉,
或者拉出來的performance不好...等等的事情.
所以老實說, 沒有周詳的計畫過, 真的很難順利的把整個做好,
3 Y6 {- @; ^! P* z# K3 J但是要如何才能做到周詳的計畫呢? 真的很困難耶...
7 W& [- I6 u: G" |0 J或許DRC已經算是裡面比較好的一項了,
% `$ T5 @0 t+ x4 a6 _. y- |但是LVS有時候的確很令人頭痛!!尤其是power/ground short的情況...@@
1 E% h2 O* l) ~5 b最後是改圖...基本上改圖不見得比重新畫容易...
0 g8 Y5 j2 }! B  K受到的限制更多, 要花的腦筋更多, 所以要花的時間可能也更多!!
但要是元件尺寸縮小的話, 或許會比較好一點點...不過...看情況吧,
不是每次都能遇到改小不改大的囉!!

小小淺見, 請路過先進指導!!
感激不盡!!

keeperv

元件 Device creation
7 B9 q5 E  k3 p) x& f" A基本上都是叫出來用可以了(如果CAD夠強的話 )，除了少數特殊規格需要手動畫
' U1 |. g/ H! v  v但是並不會佔用太多時間。
排列 Placement
SUB BLOCK一般都還OK，因為擺法通常都不會有太大的差異
' l: C5 [  U, G拉線 Wiring
1 |# s1 _7 J( KPlacement做的好，拉線就比較輕鬆，除非digital線太多
APR又不幫忙，時常弄得頭昏眼花
DRC debug
在layout的時候就應該要避免這樣的問題
8 D9 F( ?7 F4 Y0 E% u; wLVS debug
; o0 h& p* ~; ], h# {若使用Turbo VLE或新版Laker在佈局中就可以及早發現LVS的問題
當然有時還是會有一些LVS的問題，不過並不會花太多時間
比較有趣的是，有些老手在layout驗證過後，會把hierarchy給炸掉
" ?/ l3 k- N' f9 L當有一天你要RE-LAYOUT的時候，TOP先來個LVS驗證OK
2 w9 l% h# @% N  J進去要改電路，結果sub circuit都找不到
整合 Chip Integration
! d- U; g# S) {& F9 S$ A如果整顆CHIP都是自己來那問題比較少，因為自己做的最清楚
一般若是好幾個人一起來，那真的要好好溝通
7 e" R1 @; m) _/ m+ _3 a' I$ f要是最後兜不起來就慘了:o
溝通 communication
+ ^# z: M' H, w7 ?. @4 `* b非常重要
改圖 Re-layout
LAYOUT心中永遠的痛
) t! o, c+ ?. N
以上...報告完畢

jauylmz

Dear 版主大大
' J, ~  e1 i4 }$ Q  f8 ]& w$ F
這個調查可以請您幫忙 "置頂" 一下 讓更多人都可以加入這調查。

polymer

各位大大好
我覺得在Layout時最花時間的工作是....
% d  g) l: {9 @7 D就如同keeperv大大 , 所列出來的事項 ,
9 M( A) C5 z7 j1 ^3 k5 e幾乎每個環節都很耗時並且耗工...

majorjan

我個人是認為"排列 Placement"這部份是最花時間
而且是一定要花時間去plan每個block
( I0 w; m. ]# o+ K" b若能排得順, 相對拉線少、拉線距離短、面積使用就少
而且和designer之間的溝通更是不能少
4 p- y& W  H' ]( {designer要的是什麼?、其最初的整體規劃為何?..都得在case開始溝通好
不然, 到最後只會變成忙盲茫...

jauylmz

在下的小小看法
+ t6 t4 Z; {4 n. b0 ?( e  d; z) \0 Z      
& @8 A  Z- r8 @6 x1. Device Create 已經有很多東西可以加速，如 Mcell or Pcell 所以問題不大，有問題的情況可能是畫 "特殊" 的 Device 不熟才會花時間。

1 M9 {, E. D  F' {' h2 E2. DRC / LVS 只要作的夠久，除錯速度一般都ok ，只是LVS 常常是被 Designer 給的 netlist & schematic mismatch 搞到很不爽。
: S& y$ i* j$ Z1 E1 ?; g3 o
% u3 ^& \7 u) F3.這個改圖的心情，就像是懶床，很想繼續睡，又不得不起床上班!  很想不要改圖，又不能不改。
- B1 s6 S8 ]. T- k
6 n! f. q' @5 |2 U6 X4. 拉線，目前好像還沒有很特別的改善，沒辨法太自動。------>好累喔
1 X4 B; z+ Y5 O1 V$ j
6 D. ]  T9 b  @6 i& [# F5 U0 t) f- g- R5. Placement ，就好像新房子的裝潢一樣要先作好 Floor Plan 再來慢慢排，好的Placement 就像 上面majorjan 說的
+ n: d+ `7 Z& |& f; C7 n  }   <<若能排得順, 相對拉線少、拉線距離短、面積使用就少>>
6 [% [+ I) R6 Q' l" ~' Q6 |8 w    做不好的話，可能後頭線拉不出來或是不好拉時，說不定因此又要重新再排過一次。
3 s( _  J. m( p6 v. t   所以 這真的是要小心。

heavy91

那我這位路過的版主可不可以問一下.....

那一般而言大家覺得，哪家的產品，你們會覺得在 LAYOUT上的時間最短啊....
- t5 p8 F  Y( o
1 S/ N" d# b6 g0 ?9 {就只是覺得而已啦....或是時間上最長的也可以...

* E; c5 J( {8 G& ~+ E# V要不要也順便分享一下LAYOUT時候的甘苦談啊~~~~

jauylmz

就目前二大主流來說 看來是要這樣比
1 w& ~1 Y6 b9 Z1 H0 kLaker L1   V.S   Virtuso L     
Laker L2,L3   V.S   Virtuso XL   
  E# N5 u+ O2 n$ R9 B" K0 @+ l  dLaker DDL   V.S   Virtuso GXL
! X9 |; G4 d; L6 y7 c. I
才分的出來。因為各有好壞吧

1 s# D, h! N3 q7 m5 b. |[ 本帖最後由 jauylmz 於 2007-6-21 05:41 PM 編輯 ]

Oo海闊天空oO

我個人認為是排列最為麻煩....
以 Virtuso 為例子...
排列的位置不但決定面積的大小...
0 ~: E4 N7 I6 C% [$ B4 o更會影響到拉線的方便性...
( M. X. R  T1 _6 S' e以經驗來講...資歷夠久的人..
2 s1 F3 H; l3 ?6 N可以在排列的同時就想到接下來拉線的方便性..
! c$ {. K7 M# y若排列已經出來了~~接下來的拉線就不會是多大的問題..
因此個人的意見...就是排列最需要花時間

reincarnate

我覺得一開始在 做DEVICE 跟 placement 可能會比較花時間吧

像是一開始在做DEVICE..如果有舊的電路可以參考
0 I' G, q2 y! O& i0 a: ^2 G
甚至可以直接套用 那當然是省事的多

否則 還是一個個去建 感覺滿麻煩的^^"
9 g4 C4 i$ I! p6 P2 S
而 元件排列這方面...
( p- P7 W7 w$ l2 J: z" U
3 \- h4 K8 U' d- ]考慮到 拉線的便利性 面積大小 以及 電路特性等等問題

要是電路看不多 經驗有點不足
, V' n0 U+ l; b% S
在排列元件上 或許會比較花腦筋吧~

lli3793

元件有 pcell, 連綫有 line, 就是劃 well，最讓人頭疼
有沒有什麽好的辦法？

superfool

我是剛入行的新手，還不太了解這些具體的東西
6 D  A1 Z: S6 e: `. F. g2 |希望能跟各位大大多學習學習

yuching67

剛入門時我覺得排列零件是最頭痛的
但日積月累後會漸漸順手,之後所遇的問題
# f; B8 j% E4 p5 L會因產品不同lay法也不同,現在的產品變成是
+ w4 R4 f- Y4 J) Q7 e3 H拉線是的的惡夢啦...

skeepy

個人覺得的是排列,從block內的device排列就可以
看出這個block是扁是瘦,進而要思考對週邊其他block
的影響,也會因此考慮到chip的整合.

bjic

个人觉得在layout最花时间和精力的应该在正式layout之前的准备工作
这些准备工作包括design rule 的学习，充分了解客户的意图。再就是我把placement也放在准备工作当中，很关键的一步
* j% k' \8 i/ u, I2 P7 ]" Cplacement对后期layout是否顺利起很大作用，placement根据自己的经验，还要考虑客户改版的问题。
由不到之处请指正

peihsin

我個人覺得溝通及排列是最花腦筋的,
! X; }& i" I5 J6 s, p像零件的限制及板材的限制
都會有所影響

stu0804

我認為在layout過程中,比較麻煩的地方是在子電路要組合成大電路時,排列所花的心血是滿多的
,排列的好不好關係到子電路之間的走線,DRC ,LVS ,算是在過程中比較簡單的一環,DRC熟練
design rules 錯誤就不太容易發生,LVS則是接線的問題了

Winters

目前我只是學生，做過的LAYOUT數量也很少。
+ \9 c6 y5 Z7 [所以這只是我個人的看法嚕，我覺得LVS的Debug最難。
因為如果是DRC或許有時候會顯示出錯誤的地方，但是LVS只能慢慢看Report檔
這個對我而言真的是滿辛苦的工作。
不過，找出BUG並且解決這種感覺，真的是爽阿。

a88050015

我覺得最怕的是先前的準備與溝通都達到共識,layout已經好了,最後designer說要重劃那真的是啞口無言!!