ARM Cortex-M0/M3 Logical Validation Implementation

sinoicboy

├─doc
( t" U# k+ ?& g│  ├─Cortex-M0_TechnicalReferenceManual_Frame
│  │  └─graphics
. j- d* y( F7 o  l" ]│  ├─Cortex-M0_UserGuideReferenceMaterial_Frame
+ |% N. c) }! `6 s7 d. F│  │  └─graphics
: B# v: d: h6 J9 Z; L│  └─Cortex-M0_UserGuideReferenceMaterial_XML
8 q- c3 R: L" K; `7 o! @, s! k! q: j. ^│      └─graphics
├─implementation
│  └─vectors
4 F8 k; ]! v! [) v" ~3 z│      ├─CORTEXM0IMP
, v8 n3 Q( j1 J/ j│      │  ├─crf
( |0 b: A# \2 H  h* Y│      │  ├─srpg
│      │  └─tbench
3 e+ x7 V' ^# j6 C: n  q│      │      └─logs
/ z9 _0 W- f- N# k( L! g/ y│      ├─CORTEXM0INTEGRATIONIMP
) N" E9 E0 J  W8 ?& S2 y/ c. }│      │  ├─crf
│      │  ├─srpg
  g) `2 y8 O5 ^( w│      │  └─tbench
│      │      └─logs
1 a  m- g0 c3 v# G8 p4 r( T; c6 a! ]7 o│      └─tools
) _  T1 O3 }$ K' Q+ z$ u│          └─VerilogCrf
├─integration_kit
) Z, A$ m, C2 l1 Z1 f; X! x3 a/ Y│  ├─logical
( S% K- @$ }' E; i" b7 o│  │  ├─cm0ikmcu
% l( J( c  a* Y2 G* r8 Q' P2 |6 U│  │  │  └─verilog
, e5 R/ v" J% C6 `" W6 w5 @0 T│  │  └─tbench
│  │      └─verilog
/ }6 t( V5 z5 \2 h' b' |: p│  └─validation
7 f+ E4 ]* d9 ]+ Z│      ├─glogs
8 ~6 q7 i& i( O1 N' V# R, J2 O0 Q│      ├─logs
) n  ~1 o2 k  w+ B. }0 ~& u│      ├─mdk
/ X. \/ o$ q8 g1 ^6 H│      ├─srpg
│      ├─tests
│      │  └─CMSIS
% ^# T% m2 y7 W2 Q* h│      │      └─Core
│      │          ├─CM0
│      │          └─Documentation
  G+ _. B' |. q, w4 y$ x│      └─vectors
5 {! a! M5 D' U3 C8 U├─ipxact
2 Q/ P+ i4 h5 g0 v4 e9 Q3 `, J# ?( \│  ├─busdefs
│  │  ├─amba.com
│  │  │  └─AMBA3
( `& B  G2 ~6 l2 M/ Y0 Y# j. Q│  │  └─arm.com
! ^$ t* P0 Q# C+ v6 }& l& \' ?│  │      ├─CoreSight
$ e: l3 _6 E/ }' c│  │      ├─Cortex-M0
│  │      └─CortexMCores
" b, i3 ]# M& l8 S) s│  ├─channels
$ V) H+ e& w4 e│  │  └─arm.com
│  │      └─Cortex-M0
/ O5 @1 Z$ Q4 S│  │          └─rtl
; h  _: o( B) i. a) t; T│  └─components
8 s$ k6 x2 j1 u4 v' D3 w9 f0 G│      └─arm.com
│          └─Cortex-M0
└─logical
    ├─cortexm0
- U; J4 b3 D5 H+ z    │  └─verilog
    ├─cortexm0_dap
& @4 i  o* h& d& q0 B6 S; z7 \    │  └─verilog
    ├─cortexm0_integration
    │  └─verilog
4 ^5 R' S) Z7 p4 {- E# Q    ├─models
8 Y  b. c  r! W    │  ├─cells
  b5 k- [% w" s, _    │  ├─cpf
    │  ├─upf
    │  └─wrappers
    └─ualdis
        └─verilog

sinoicboy

├─AT420-DA-03001-r2p0-00rel0
│  └─docs
│          DDI0337G_cortex_m3_r2p0_trm.pdf
5 ]. K. j( q. a6 N& B" }│         
├─AT420-DC-02008-r2p0-00rel0
│  └─docs
3 d9 d: R7 o5 M4 c│          DII0194A_cortex_m3_r2p0_csg.pdf
6 B+ X/ h. s! }  _- z│         
├─AT420-DC-13001-r2p0-00rel0
9 a- j  S: _' r: |, z│  └─docs

1 |+ [/ \  \4 E& L- m' z│  │  │          CM3CodeMux.v
│  │  │          CM3flashmux.v
8 U( m- ^9 |  l) X│  │  │          CM3ROMTable.v
│  │  │          CortexM3Integration.v
2 w! Q; ^. ^9 k1 V4 A│  │  │         
│  │  ├─dapswjdp
│  │  │  │  README_DAPSWJDP
│  │  │  │  
) _0 b3 d# r: @1 Q│  │  │  └─verilog
5 C1 z6 L  Q0 ]* |0 d│  │  │          DAPDpApbDefs.v
│  │  │          DAPDpApbIfClamp.v
: s6 }' n: ]- g4 l% T# E( Q│  │  │          DAPDpApbSync.v
4 p' p2 }  R& I1 `. t│  │  │          DAPDpClamp0.v
│  │  │          DAPDpEnSync.v
│  │  │          DAPDpIMux.v
│  │  │          DAPDpSync.v
$ b2 u! A4 }, \+ o1 B6 B$ D│  │  │          DAPJtagDpDefs.v
│  │  │          DAPJtagDpProtocol.v
│  │  │          DAPSwDpApbIf.v
│  │  │          DAPSwDpDefs.v
│  │  │          DAPSwDpProtocol.v
4 u' o2 w. t1 z/ R' ^4 I5 Y│  │  │          DAPSwDpSync.v
) ~  {9 R! a7 T1 E│  │  │          DAPSWJDP.v
│  │  │          DAPSwjDpDefs.v
1 c5 G9 I' l" y+ B1 j  }5 d│  │  │          DAPSwjWatcher.v
│  │  │         
3 q0 a  Z! w# _, P! M│  │  ├─models
+ s4 G! `* r% C! x+ S, q│  │  │  └─cells
5 @! A9 V. W4 M! G* P│  │  │          CM3ClkGate.v
│  │  │          CM3EtmClkGate.v
│  │  │          CM3Sync.v
- v8 }* o6 H  A7 d" B5 j│  │  │         
│  │  └─tbench
│  │      └─verilog
│  │              AhbToApb.v
│  │              AtbLogger.v
│  │              BusMatrix.v
, X4 m. F8 j1 V) S│  │              ClkReset.v
│  │              CM3BusComparator.v
│  │              CM3BusGasket.v
│  │              CM3TestExAcMnAhb.v
│  │              CM3ValAHBSplit.v
* u8 {( C1 V  c* e6 s│  │              CM3ValApbTrickBox.v
│  │              CM3ValBusCompareCtrlReg.v
│  │              CM3ValControl.v
│  │              CM3ValDebugCore.v
* E& `# o& \( m/ L│  │              CM3ValDualPortRAM.v
│  │              CM3ValDualPortWrapper.v
│  │              CM3ValETMTrickBox.v
5 |+ ^- Z/ _7 x3 C& q) M5 `│  │              CM3ValHTMTrickBox.v
│  │              CM3ValIRQGenerator1.v
│  │              CM3ValIRQGenerator2.v
│  │              CM3ValJtagTrickBox.v
4 M, U. u; f2 d- \│  │              CM3ValMemory.v
& X8 n) `5 f# t) u% y& b; m│  │              CM3ValPMU.v
│  │              CM3ValRAM.v
│  │              CM3ValRAMWrapper.v
6 M# B" ~' @! ^3 ]6 W8 g" c│  │              CM3ValScratchPad.v
3 L& c" L7 P  z6 S, d% B│  │              CM3ValSWCapture.v
5 W/ \1 i6 ]. i/ N) j& I│  │              CM3ValTBDefs.v
│  │              CM3ValTraceOutput.v
) b* f6 M& U- f2 L) C1 p7 n│  │              CM3ValTraceSync.v

│      │  │  exclude_list.sc_waitstate

            │  └─fe_tsmc090g_sc-adv_v10_2007q4v2
! `/ i+ ?& S. m4 F! B            │      │  scadv_tsmc_cln90g_rvt_ff_1p1v_m40c.cdB
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5 k# @3 y" O+ v5 i            │      │  
  g* H, C, T2 R) e            │      └─scadv_tsmc_cln90g_rvt_tt_1p0v_25c_dv.cl
: x0 b; j- `+ i            │              cells_1.geo
0 N; {0 o( R0 g1 D/ U- b            │              cells_1.pwr
$ r- Q1 K; C4 _9 U            │              index.cli
            │              README.TXT
( f- S: Z! l  v  J) O4 M3 |& @            │              rulesets
1 {1 S7 l8 |* X            │              VERSION.TXT
3 ]: T- x- c# _* L            │              vias_1.geo
3 i1 D6 p2 k0 ]% _8 d, h) N            │              
            └─tsmc
* h' O2 @" W1 P6 k0 }! [) `& i                └─t-n90-lo-sp-002-f1_1_6a_20060914
                    └─6X2Z
                            corner.defs

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