layout新手請問一下各位大大...

a7893657

& R* s: {% S# y. `$ P0 U( o: L各位大大好：

: t# V( C! o# {8 h! E小弟有些小問題想請教各位先輩，
1. common mode的differential amplifier，這種形式的layout一定要是對稱性的，是嗎!? 為什麼!?

2 b/ l4 h9 g4 Q+ F2. 拉layout走線時，是以什麼為主，電流!? 還是電壓!?

3. 之前有聽學長說，電流1mA，metal要拉1um，是嗎!? 哪是針對所有層嗎!?

stevenxit

1. 為了減少製程上的誤差讓類比電路產生影響, 就會在layout上做一些手法來避免, 至於要不要做則是取決於你囉~書上也都有一些參考資料說明當mos有誤差時會有什麼影響~
3 M& a  @5 o- o
! @" ]% l. w' _+ l$ f% Z2. 這個有點難回答, 電壓電流都伴隨在一起的, 基本上拉線的考量應該要考慮流經的電流大小, 當然還有一些其他考量~
% d- e$ @+ n2 I( J6 u9 m& t
' }/ t# u4 C6 r$ X( L$ d3. 沒記錯這個限流是針對metal 1
8 @  p2 A; Q2 ?" m
( b0 z" w9 j1 b- j! i8 Y5 X3 n4 w以上有錯的話再請各位前輩指正~

jian1712

2. 拉layout走線時，是以什麼為主，電流!? 還是電壓!?
! x( r  o! ]3 Q2 Y4 s主要看走的是什么信号线了，如果是一条reference电压的线，这里就要求线上的IR dorp要小， 如果是一条clk信号线，那么就要注意避开一些敏感的信号线，减少clk的noise对敏感信号的影响
3. 之前有聽學長說，電流1mA，metal要拉1um，是嗎!? 哪是針對所有層嗎!?
1 i" I8 L+ o4 Z  P6 P$ k通常analog ic采用的工艺多为0.5u的，各家foundry的常规M1，M2的design rule基本都是1ma/um的电流密度，所以在layout时我们会在意电流大于1ma的信号线
/ u( c) O' F& [# U" ~
拙见而已，多多指教

terriours

回復 1# a7893657
: F: D0 P4 z+ p9 u

    第一個問題：是要講究matching的，因為要考慮到offset的問題；
   第二個問題：考慮到offset問題就要以電壓為主，只有很好的matching才可以把offset的影響降到最低；
5 [9 ]1 [" S8 a! j   第三個問題：如果電流有1mA，你走線的寬度也要相應的增加，在你layout是所用制程design rule中每層metal每微米承受的電流是不同的，一般電流的承受能力是從最底層metal逐層遞增的，因為厚度和最小寬度會變大，所承受的電流就會越大，還有contact和via也是一樣的，這些資料都可以從design rule中獲得，所以在走線的時候要以這些數據為依據，畫出相應合理的線寬和打足夠多的contact以及via。
   希望以上所說能幫到你，有錯誤的地方歡迎指正，謝謝。

a7893657

回復 4# terriours

0 [' f% T7 Z2 i$ D' j: D5 j感謝各位大大的幫忙....感恩!!!

吳龢峻

2. 拉layout走線時，是以什麼為主，電流!? 還是電壓!?
Ans:
, B* F0 {$ H* O( O, j1 J如果是電流信號,請注意電流密度的問題.如果是電壓信號請注意干擾問題.

3. 之前有聽學長說，電流1mA，metal要拉1um，是嗎!? 哪是針對所有層嗎!?
Ans:
design rule 中一定有 各層 metal & via 的 static current density Spec 請對照使用.