針對IEC6100-4-2的on-chip ESD 保護設計

ritafung

請問如果我的IC本身已經達到HBM +/-4kV的要求,但是當客戶在system level上打ESD的時候IC內部的電路有部份電晶體被打壞,那麼我還可以做什麼?
有沒有針對IEC 61000-4-2 的on-chip ESD 保護設計?
我個人認為當IC 啟動的時候,所有ESD Clamp 和ESD diode 是完全在關閉的狀態,所以即使hbm過了+/-4kV,system-level亦不一定過+/-15kV
我的想法正確嘛?
- W$ w  R. P& O2 l" C" s; T" ^- h. l8 D謝謝....

ritafung

好像沒有人遇到這個問題.....
這兒有沒有人負責IC ESD 設計?

flypigduncan

System-Level是說沒有機殼的搭配嗎
4 v% ]. [; P" d' r目前這樣的問題+/-15KV也是diode的設計基本值了
所以越好的diode啟動保護越快效果越佳
但因為是limit值所以會有穩定的誤差值
大部分要搭配機構去防護

ritafung

是呀, 沒有機殼的搭配, 只是加上一些PCB的external component,我們的客戶說打ESD GUN 是把我們的IC被打死,要求我們改善.
. i0 c8 P* ~0 g# [請問你所說的didoe 是IC PAD 內的diode,還是IC 外的TVS DIODE?
客戶不用TVS

jian1712

原帖由 ritafung 於 2008-12-30 15:56 發表
請問如果我的IC本身已經達到HBM +/-4kV的要求,但是當客戶在system level上打ESD的時候IC內部的電路有部份電晶體被打壞,那麼我還可以做什麼?
, F" G" y3 o- Y" J* I# z8 R( x9 u有沒有針對IEC 61000-4-2 的on-chip ESD 保護設計?
我個人認為當IC 啟動 ...

( I& }' v& c$ G! v  H/ k8 V: A
我有过这方面的经验，我们的片子hbm-6k没有问题，system level 15k也没有问题，外部没有加任何的钳卫器件。不知道你的片子里面用什么样的结构，不要用gcnmos，ggnmos可以用但是目前看来效果不太好，scr的效果很好

ritafung

請問你有沒有做一些ESD detection 的circuit? 我們做的是mix-signal, 很多時候打system level 是IC 當機.. 我可以做些什麼? 我的片子那麼好... 我們的有~100根pin,要達到4kV已經是很好了
ESD protection 則用PNDIO + RC-GTNMOS

semico_ljj

"ESD protection 則用PNDIO + RC-GTNMOS",这个是不是代工厂提供的标准IO？

semico_ljj

SCR是不错，但是几乎所有代工厂不推荐，也不提供，LatchUp可能是主要问题。SCR研究的很多，主流量产产品好像不多见。

jian1712

原帖由 ritafung 於 2009-1-20 18:56 發表
. @7 Q0 p- G" }2 I% y請問你有沒有做一些ESD detection 的circuit? 我們做的是mix-signal, 很多時候打system level 是IC 當機.. 我可以做些什麼? 我的片子那麼好... 我們的有~100根pin,要達到4kV已經是很好了
, m1 {* _% f5 j, ]" f8 ?ESD protection 則用PNDIO  ...

我们的pin比较少，没有像你们的那么多，不过那个成功的片子用的是scr结构(完全利用其击穿机制，没有加任何的detection circuit)，是自己做的，代工厂没有提供相应的参考结构，现在已经量产，也做过相应的latch-up实验，并且pass.不知道兄弟用的什么样的结构，可否详细的描述一下，如果可以，我愿意尽自己的微薄之力的。

ritafung

原帖由 semico_ljj 於 2009-1-20 09:08 PM 發表
* b4 c! |( D1 \4 X5 O8 V7 U"ESD protection 則用PNDIO + RC-GTNMOS",这个是不是代工厂提供的标准IO？

  W  v; @3 m& w# z這是代工廠的建議
而我們則覺得它是最省空間, 我們的ESD design 全是custom 的, 沒有用代工廠的標準IO library

ritafung

原帖由 semico_ljj 於 2009-1-20 09:10 PM 發表
2 L1 Z2 G5 e/ OSCR是不错，但是几乎所有代工厂不推荐，也不提供，LatchUp可能是主要问题。SCR研究的很多，主流量产产品好像不多见。

" x0 D8 u. S3 G: ?SCR放電的能力是非常好,但它對Process的variation亦非常敏感,所以我們都不會用..大家亦不希望量產時有任何失誤而賠錢...做研究就好,用在產品就免了
但我聽說大陸有很多的設計是用SCR的

semico_ljj

SCR也试着做过，HBM效果很好的，但是不敢推广！呵呵，“Process的variation亦非常敏感”，想挑战8KV以上的可以尝试
0 ^% T; M( `; u  H4 P$ Y9 h
[ 本帖最後由 semico_ljj 於 2009-1-21 01:40 PM 編輯 ]

jian1712

关于芯片级的esd，我们同一个片子做过ggmos/gcmos/scr三种结构，也有过相应的验证，HBM8k没有问题，但是拿到系统级上面，ggmos/gcmos无法满足客户的15k要求，只有scr结构能够ass,而且我们选的工艺比较稳定，所以选用了scr。个人感觉，pass15k,常规的esd结构很难，其中gcmos的结果最弱（有实验证明的），ggmos居中，scr最好，关于PNDIO + RC-GTNMOS，我没有用过，但是根据别的项目的经验，貌似想pass+/-15k很难

semico_ljj

代工厂普遍采用“PNDIO + RC-GTNMOS”，不知为什么？当然还有只用Diode的。是不是这种结构最成熟稳定。
7 B. Z$ l. H3 }“gcmos的结果最弱”倒是不清楚，觉得gcmos开启速度比ggmos快，应该比ggmos更好才是啊。SCR当然是最好的!
pass 15K 是什么标准要求这么高啊，以前没做过。

ritafung

原帖由 semico_ljj 於 2009-1-21 08:38 PM 發表
代工厂普遍采用“PNDIO + RC-GTNMOS”，不知为什么？当然还有只用Diode的。是不是这种结构最成熟稳定。
( _" H" a2 z* I5 \9 @“gcmos的结果最弱”倒是不清楚，觉得gcmos开&#2155 ...

如果只用diode而沒有其他的power clamp, 那麼在打VDD PS mode 就需要透過diode 的reverse breakdown, 這樣的話ESD的抵抗能力一定會只有幾百伏左右.
; b. m; \; r6 r
( t% r( O3 p6 N1 Z; X0 W: l/ \" B15k 是IEC61000-4-2是system 上的ESD 要求
" \! }% M3 q/ j: W3 C! L( ]Air discharge 一般要+-15kV
& T5 l9 O8 O/ k: VContact discharge 一般要+-8kV
這個跟JEDEC/ESDA 的HBM standard 是完全不同

$ `/ y, S6 i0 j' i[ 本帖最後由 ritafung 於 2009-1-22 11:06 AM 編輯 ]

semico_ljj

"如果只用diode而沒有其他的power clamp, 那麼在打VDD PS mode 就需要透過diode 的reverse breakdown, 這樣的話ESD的抵抗能力一定會只有幾百伏左右."这句话有误！实践证明，foundry提供的只有DIODE的标准IO，可以通过至少2KV∼3KV以上！到了亚微米的工艺，厂商就是推荐直接采用Diode的ESD保护。
1 F! ?$ b( Y) P* y* [8 gDiode到底好还是不好，大家可以进一步讨论。

ritafung

那就奇怪了
我對標準IO 的了解不是很多,所以不知道它除了diode以外還有沒有其他的配套
. y9 q- t0 i- l% L6 dFoundry給我們的ESD design rules都有提到,如果I/O 用diode 的話,一定要有power-clamp
而在我們的產品內,power clamp 的設計就是GTNMOS
* Q8 P, i4 R: n5 M) z4 Z
. Y/ ~8 {2 }4 ][ 本帖最後由 ritafung 於 2009-1-22 01:42 PM 編輯 ]

ritafung

你的GCNMOS的電阻有沒有調效不同的電阻值?
我們通常會先做一些test key,然後用TLP測試它的I-V curve而選出最小面積和最高It2值的T/K 來設計產品的ESD 保護電路
5 h5 v% I+ W! V$ o如果沒有TLP,可直接用MKII機台打ESD

jian1712

原帖由 ritafung 於 2009-1-22 13:40 發表
2 x8 m6 F; q6 u( H4 T你的GCNMOS的電阻有沒有調效不同的電阻值?
我們通常會先做一些test key,然後用TLP測試它的I-V curve而選出最小面積和最高It2值的T/K 來設計產品的ESD 保護電路
8 P1 z& ^3 y/ e如果沒有TLP,可直接用MKII機台打ESD

有调过的，在芯片级8k没有问题的，但是系统级就不行了。我们没有做TLP，自己倒是做了ESD TEST

Yardala

System level ESD 與 Chip level ESD 是兩個完全不同的規範，Syetem ESD 也是模擬 Humam body model ，但是放電能量要比 Chip HBM 大了約 5.6 倍 ( 儲能電容不同，限流電阻不同 )，所以 Chip 要直接承受System ESD 的 15 KV，可說是難上加難，一般系統會用一些方法把能量導走，不要讓 ESD 進到 IC，或是加分立式保護元件，才可能過的了15KV。