SDRAM/DDR PCB Layout怎麼做比較好

TK25

請問SDRAM (或DDR)在PCB layout(for 4 or 6 layer)上有那些layout準則須要注意
, X+ |7 o/ |* E) O; k* ?# h1 b才可以得到最好的EMI或noise效果

目前已知的rule:
1. 走線等長
   - 每一條走線(Ctrl/Addr/Data)嗎? 還是控制線就好(Ctrl or Ctrl+Addr)?
   - 等長的範圍為何? (100mil?)
& h) [8 b0 k3 Z$ U2. Clock加粗
   - 多粗? 是否不同頻率, 有不同的寬度規格?
# |" P- T$ G2 N  @7 j7 f/ z/ I+ T3. Clock包地
   - 須要打VIA嗎? 如果要打VIA, 做得到等長嗎?
; Y3 X& I+ a. X) W  p0 B
# w" _4 b5 H8 i  `8 S, p  \目前做了一片4 layer PCB
8 s5 \4 Q6 R7 @+ O5 VSDRAM clock=148MHz
5 {. O. _, F6 Y但整片PCB(包括ground)用頻普都可以量的到148MHz得倍頻
5 {# j: m5 n6 F1 O8 }+ v請大家提供一下意見

謝謝

jauylmz

這些東西，不是應該客戶或是Design 要設的 Constraint 嗎
這去問一下就可以知道的

masonchung

The drfferent SDR/DDR chip manufacturer has different constraint
This will be the critical design , please take care about it

華雲

另外提供兩點建議：
6 ]' z9 |$ G% B1.走線層面的規劃，不要有平行走線(串音干擾)
2.Trace線有完整之參考層(完整的銅箔面)

qwertmn

1.DDR RAM上的速度很快，所以每條trace之間的差距不可超過50mil。
+ J+ [- b' a; I9 s% R尤其是FSCLK+和FSCLK-之間的差距不可大於20mil。
9 F' R: i" }/ _3 \% Y2.除了FSCLK+和FSCLK-之間的TRACE是1:1(SPACE:TRACE WIDTH)，其他的必須是2:1
8 z& X' {' G, Q" y3.所有TRACE的總長不可以超過2500mil。

8 S$ l3 R2 x  n; `$ v8 c以上這樣解說不知道是否幫你解決呢?

september03

SDRAM 的Clock是single end. DDR 是Differential. 電壓也不一樣, 請問是那一種?
建議你用近場天線去量測是否是從 cpu的SDRAM clock帶出來的還是 cpu本身的memory controller.
這樣比較容易下 solution.

semico_ljj

我也来学习一下

robertshen

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