SDRAM/DDR PCB Layout怎麼做比較好

TK25

請問SDRAM (或DDR)在PCB layout(for 4 or 6 layer)上有那些layout準則須要注意
  e( s+ T: P7 g% s7 Y; i才可以得到最好的EMI或noise效果
+ k# P+ R6 \; f; a4 u* v/ g# {
目前已知的rule:
1. 走線等長
: D; J8 U# u8 k( P" [+ ^/ ^/ d5 g   - 每一條走線(Ctrl/Addr/Data)嗎? 還是控制線就好(Ctrl or Ctrl+Addr)?
! F) V6 ]# M- K2 R( V   - 等長的範圍為何? (100mil?)
2. Clock加粗
( u' f' R8 g  d1 }, X2 {   - 多粗? 是否不同頻率, 有不同的寬度規格?
+ q& Q( w: S" ~& t$ ]3. Clock包地
- G- C) i; ]' R3 y( I. x% a* @   - 須要打VIA嗎? 如果要打VIA, 做得到等長嗎?

目前做了一片4 layer PCB
SDRAM clock=148MHz
  C" {6 i4 ?! v2 e4 i但整片PCB(包括ground)用頻普都可以量的到148MHz得倍頻
請大家提供一下意見
$ j. M; j, T; g; h0 n
謝謝

jauylmz

這些東西，不是應該客戶或是Design 要設的 Constraint 嗎
這去問一下就可以知道的

masonchung

The drfferent SDR/DDR chip manufacturer has different constraint
3 l; D9 k: H* J( M# sThis will be the critical design , please take care about it

華雲

另外提供兩點建議：
2 D6 ?7 X7 o  z9 @* W0 X5 ]& k* _3 Y1.走線層面的規劃，不要有平行走線(串音干擾)
2.Trace線有完整之參考層(完整的銅箔面)

qwertmn

1.DDR RAM上的速度很快，所以每條trace之間的差距不可超過50mil。
尤其是FSCLK+和FSCLK-之間的差距不可大於20mil。
( e6 |& d) L9 x2.除了FSCLK+和FSCLK-之間的TRACE是1:1(SPACE:TRACE WIDTH)，其他的必須是2:1
3.所有TRACE的總長不可以超過2500mil。

$ Y0 ~5 U  ?+ {. P8 j5 @, G# P; x以上這樣解說不知道是否幫你解決呢?

september03

SDRAM 的Clock是single end. DDR 是Differential. 電壓也不一樣, 請問是那一種?
! f/ t' ~6 i" w建議你用近場天線去量測是否是從 cpu的SDRAM clock帶出來的還是 cpu本身的memory controller.
這樣比較容易下 solution.

semico_ljj

我也来学习一下

robertshen

獲益良多 .獲益良多 .thanks ..............................................