新手layout 學生題~missing gate?

youshutupcc

剛剛layout完
0 Z9 C; D5 a8 @+ O4 Q" Z4 x
drc過了
: Z2 R1 Y* d9 _/ p* _& t" c- U6 n9 r1 t
可是lvs一直說是missing gate

7 u4 s0 ~% b" e5 ^) e( J請問missing gate有可能是哪些地方產生問題..
* {2 k, ^! P* ~7 o! q7 o3 M" k
debug一天了..就是有盲點..

請高人指點指點 <●>

謝謝^^

motofatfat

多PO一點訊息上來
如 LVS  report
0 }2 |2 ]3 W* N6 o以目前看到的資訊
! i8 S( p1 e2 ~( X只能 "博杯"  來問神明ㄌ

小緯仔

可能是你線接錯了
" t5 e+ t3 ]3 z( y, U( h導致LVS判斷你有地方沒有畫出來
3 u/ p" I/ G# K+ e不過看到你的帳號....我想你還是去問學長吧XD...

freeson

看是不是port name設錯~  或是一時手抖...動到schematic XD

rd66529

那應該是你的線有接錯了~
才會導致mos認不到~

bernie820

呵呵
! G* X; d* _: f! h" H
: |4 d& Y+ G4 R這問題很常見
: O* C, i' \! ?, b" Y! i8 Q2 e5 u
& K$ g6 V! n* B& z: C) n也很好解決...
6 q0 \+ U% b% v' R( i$ o
7 [" ?" d- x9 l. t% l" Q9 ^( E" U  I你去看lvs的 report
8 D3 ~: w( n; C0 g9 Z+ ?1 C6 o0 B往下拉~
: M" z" ^" ?3 d5 A會看到一個資料
上面寫
* x9 R: W. k( Ysource 和 layout
# X$ r/ g% a+ G) x$ y你兩個去對照一下
1 |% a- _8 G# V就可以看到是那一個閘極畫錯了
不能說畫錯!應該說 電路和佈局不依!!!

tsung105

要看Layout and Source 的MOS數目有沒有一致

killerwind10

有可能是你接線沒接到
你看看是~layout還是電晶體閘極層問題

semico_ljj

從最小的模塊做起，一個接一個的完成驗證

semico_ljj

從最小的模塊做起，一個接一個的完成驗證

killerwind10

missing gate 應該表示沒有抓到閘極的腳位
你應該由電晶體邏輯閘跟layout去查看看腳位