新手layout 學生題~missing gate?

youshutupcc

剛剛layout完
5 f) v# n  [$ \
6 ?* J" u2 W* E) d1 o( Pdrc過了
5 {/ b$ f+ p3 C: |1 u/ \$ f6 Z
$ w' S, a* d" I/ _5 k可是lvs一直說是missing gate
8 A' {: ^/ L9 L( U
請問missing gate有可能是哪些地方產生問題..

debug一天了..就是有盲點..
, Z$ u- [, f: i3 e% B
請高人指點指點 <●>
) f" \0 S2 `1 v
謝謝^^

motofatfat

多PO一點訊息上來
# w3 \' Y" d, M3 l8 q& ~2 @如 LVS  report
, C8 u6 v3 U/ K以目前看到的資訊
; K. i8 q* \& N4 b只能 "博杯"  來問神明ㄌ

小緯仔

可能是你線接錯了
5 ?/ g+ f$ Y% T6 g+ ~導致LVS判斷你有地方沒有畫出來
# }7 W& u- _  u# W! z( F; t不過看到你的帳號....我想你還是去問學長吧XD...

freeson

看是不是port name設錯~  或是一時手抖...動到schematic XD

rd66529

那應該是你的線有接錯了~
1 k" @  I8 |* R( o才會導致mos認不到~

bernie820

呵呵

這問題很常見

  K5 f, N! P9 M8 L$ ?& O+ c9 {9 G也很好解決...

你去看lvs的 report
+ x9 U% C, {4 l$ o* u往下拉~
( E5 h7 ?4 K# H會看到一個資料
) J5 P  W6 s8 I) ~5 ^5 P上面寫
source 和 layout
你兩個去對照一下
; b! ?/ @" _' G就可以看到是那一個閘極畫錯了
不能說畫錯!應該說 電路和佈局不依!!!

tsung105

要看Layout and Source 的MOS數目有沒有一致

killerwind10

有可能是你接線沒接到
你看看是~layout還是電晶體閘極層問題

semico_ljj

從最小的模塊做起，一個接一個的完成驗證

semico_ljj

從最小的模塊做起，一個接一個的完成驗證

killerwind10

missing gate 應該表示沒有抓到閘極的腳位
& y$ J* M6 h6 F6 {2 h' D8 u你應該由電晶體邏輯閘跟layout去查看看腳位