請問那裡有op amp的layout圖及反相器各材質間關係的介紹

君婷

因為學校教我們第一次畫反相器時，各層材質之間的關係 是由學長帶 並且學長自已本身就講的就是非常的馬馬虎虎不是很清楚。
0 k4 B4 G# U$ w而畫過反相器後 我們才知道1棵cmos 原來就是要這樣畫都已記憶了畫法，但如果等到工作面試要詳細介紹各層材質間的關係及各材質是
什麼? 這點 我就非常擔心了!因為已把結構就像畫圖一樣記起來 一棵n型或p型電晶體固定就是要這樣畫早變成記憶 。
所以請問那裡有資訊有特別介紹關係嗎?
: F9 q* g2 I; N- I+ S還有另外那裡有op amp的schematic圖及layout圖
' \; I. C+ E8 o% k1 R6 X2 G2 H" ?2 f9 U小妹我手邊的書並沒介紹到op為例子的圖 ，但想要問一下 先進們網站上那裡有提供 麻煩一下謝謝^^
(另外含有介紹op amp各層材質間的結構，這樣才好記憶這元件畫法)
/ O+ o9 w: V4 e- R5 w, `' L
0 U5 X! ^3 Q6 O, K& |[ 本帖最後由 君婷 於 2007-8-20 03:50 PM 編輯 ]

Oo海闊天空oO

我想~~
每個電路的LAYOUT都沒有所謂的固定畫法
全憑個人的經驗和熟悉怎樣的畫法~~
: e9 O6 z- N2 n# _因此所謂的反向器畫法~~
) ]4 s% T! D2 T% K( g也並不一定要遵照講義上的畫法
! L8 j! q8 C% D只要是面積小..寄生效應可以降到最低..
就是好的畫法..

如果要參考的話...
; H& L) E9 D/ W% g- |' |
下面有一篇矽拓科技的LAYOUT研討會電子檔
; F/ G+ b6 z6 C可以提供給您參考..
裡面有比較常用的排法...
但是還是要說...
4 U! y- U! x& \那些排法並非固定...
但是入門時...必定是照著別人的畫法..
# S. f4 G$ s4 V7 C% A/ I熟悉之後...只要了解如何避免或降低寄生效應..
相信您可以發展出自己熟悉的畫法

[ 本帖最後由 jiming 於 2007-8-23 08:52 AM 編輯 ]

smilodon

As a senior layout engineer, i would like to say something

2 T# \3 Z% s8 u) NBasiclly, you can study the standard cell layout of TSMC or other foundries, which are common layout style. Indeed, in analog layout, more expirence are needed, what you need is just a practical project

君婷

了解如何避免或降低寄生效應 乃是畫各元件主要目的 ，原來如此...
+ ?7 K% a1 s$ k所以各公司都有自已要求的畫法是吧^^
7 |% L' X( q4 Z! d: `至於樓下那位的建議似乎 我自已也常對人說 好像有說與沒說完全一樣，提供一點點思考方向也沒有! 還是謝謝這位資深佈局工程師的建議   3q

m851055

你應該想問各層間的關係吧
8 ~0 A8 }- k- }. ?8 E" f
NMOS從P-sub 開始-->Active--> N+ --> Gox --> Poly --> PMD  --> Poly Contact/Active Contact-->Metal1(一般是Al) -->Via-->Metal2
9 U; l% s1 j4 o) Q
: Y! p) @) Y( }) B" C% x5 [PMOS從NWell 開始--> Active-->P+ --> Gox --> Poly --> PMD  --> Poly Contact/Active Contact-->Metal1(一般是Al) -->Via-->Metal2


connect (Poly,Metal1,PolyContact)
connect (N+ Active,Metal1,ActiveContact)
connect (P+ Active,Metal1,ActiveContact)
2 E- {. m+ F+ F* @4 dconnect (Metal2,Metal1,Via1)
- g9 R# p5 }% h% o
# Q/ r2 n! V6 O, Q只要熟析剖面圖上述就可知道了，不用去背。
4 w! B' `& {4 b  R另外你是畫layout，不會考材質啦
$ G7 x; e0 O( q" s
以上是相關資料供您參考

world776

您好，我最近学习版图也碰到不少问题，想向工作过的人请教。
, L( y4 @! ]2 E  d# u延着哪个问题
1 W3 o0 a9 x$ qCB  CBD UBM RPO NTN PLMIDE FUSE DNW VTMP VTMN RHI分别是什么层。
一直没搞明白。希望能不吝赐教。

m851055

CB-->指的是PAD layer，一般作為Bonding PAD的定義範圍，且為倒數2層metal的連接孔。
UBM-->一般只的是最上層金屬，或為Au targe。
Fuse-->ㄧ般用poly1 poly2 或metal
VTMP-->為PMOS 用的參雜
VTMN-->為NMOS 用的參雜

m851055

想到2個
% @- l) E4 `" Y6 Y' q: Z0 r
RPO--> 我看過是指Poly電阻一般用Poly2
: b6 D# _& e  aDNW-->指的是deep Nwell(深層的NWell)

world776

太感谢了

smilodon

看来我的回答另大家不满意啊 那我再详细说一下我的想法啦：

  t1 B9 `' v" s$ j# M如果只是简单的学习layout的流程，那么可以找一个实际的工艺，至少要有工艺文件也就是technology file，在这个文件里你可以看到工艺包含的layer；还有如果要画一个可以生产的layout，那么还需要design rules manual；最后需要的就是verification tools and rules了

4 J- K% n! M- L楼主问到的问题可以去：www.edaboard.com
8 D, d6 m! M$ d" [" k" `
那是一个不错的论坛，你可以search到很多有用的资料

SANSUI0304

謝謝你的資料,但是我的閱讀權限太小不過還是謝謝您了

m851055

jianping  ?????
2 G. X( W/ Q# X; B2 \( g, X. M
: z4 {6 O# I* ~$ J0 T# ~評分很奇怪，看不出哪裡是Good answer!

yueluofenghen

好多自己不知道或者不熟悉的东西，                                 
谢谢大家了

stu0804

Layout的學問真是深不可測,沒有進入這領域,不知其中奧妙

a090426657

電路都可以利用到最少空間不是那麼簡單耶

yhchang

我也無法了解 11樓的回覆  Why 可以得到
4 j( T) }4 t+ k  p6 Z這麼多的感謝  與這麼多的RDB ???
$ y8 I9 W) K3 f
依我來看  3樓的回覆算是很好的建議
TSMC的 Cell Library其實也是經過 精簡再精簡的畫法
3 h. Q5 N  V3 d- E& ?. `入門者去參考  自然可以從不會說話的 Cell Library上
4 [  B* C5 ~& m8 ?: G學習到一些有用的技巧
7 Q/ e" E5 ]* f7 a; e: d3 j8 j
+ I8 y; p+ q) Y' ]  [2 i8 `[ 本帖最後由 yhchang 於 2008-2-2 02:45 PM 編輯 ]

summer_hello

要在什么用户组才可以与大家共享知识呢
希望班组能告诉并支持我，十分感谢

maleant

我想對一個layout新手來說
能有更多的前人心血結晶來參考
應該能更快進入狀況內吧

感謝樓上幾位大大的不吝分享!

arichpanda

感謝分享好資料，可惜我沒有錢可以買= =
錢花得太快了，又賺的太慢.....

雷迪斯

好多不知道不熟悉的東西
# }. t/ y* b3 d4 D9 x( X" N2 p0 |謝謝大家的告知
& ^1 M/ k+ a' v% a* w又學到了很多