|
|
I/O在公司裡的確"應該"要有專門負責設計的designer的, 不過好像也不一定, 3 m( d- G9 I4 L% S
我也看過有公司沒有專門負責設計I/O的designer, 就是資深的designer親自下場design I/O了...7 S! ]$ c) d' A" |* m. B* Y4 t5 x7 v
畢竟ESD structure還真的有其困難點在......真的不容易呢,
3 x! k- t5 U3 b) _3 Y9 v尤其在沒有元件model(例如:可能現在這個project用的model裡面就是沒有SCR架構的model)的時候,
4 {! q8 C# F9 N* d6 Y要怎麼用其它的架構把SCR做出來呢?? 這個就夠頭痛了吧...
9 v5 _. R' Z. C. G+ }! l$ ~- R; q b" x# y. Z. Y
不過呢...老實說公司裡也不見得每個I/O都自己設計, 只是某些特別的時候會這麼做罷了,
# @7 o5 C5 v; }# o3 c那當然了...若是自己公司裡的designer要設計I/O的話,
1 f1 ^* a* |& b/ J$ J5 a) k* P) L" i佈局工程師就也要上場囉!!
& P& X& _# y- E5 B所以我覺得啦...佈局工程師應該要懂一些基本的ESD相關理論才行,
- G2 O% B: Z, `又, 這麼說來, 佈局工程師什麼都至少應該要懂一點的啦, ) w& @3 m! B" t+ c# C" g7 L% f
老實說真的很辛苦...我自己曾經做過, 所以我知道...
8 x/ s0 B& P" j* U, C( g
% w8 v! r2 t* ]: O0 P8 V% z再者, CIC提供的TSMC 0.35um 製程的I/O的確是如此沒錯,$ y0 O" K) o0 }* o: {% S
我們沒辦法整顆chip去跑LVS, 只能跑DRC, 而且裡面有幾個I/O會有metal太寬的問題,
' B3 O9 s$ w2 @ ]因為是TSMC沒有再做更新, 所以可以視為假錯, 但實際上應該要挖metal slot的.
! N2 Q0 R; w3 ?8 {不過有CIC另一種跟工研院合作研發出來的I/O, 是整個連I/O的gds檔和netlist都有release給學校的,# s5 L: N( q C8 z8 C
這一種就可以自己加進來跑POSTSIM了.) d: c3 U4 ^8 X
我曾經stream in 進來看過...老實說跟TSMC提供的I/O形狀差很多...
" B. A4 \9 b% ~* O1 n# N0 X而個人比較不prefer CIC和工研院合作研發出來的那種, 所以就沒有用了.......
0 u+ {2 J: h' O1 z f當然也可以用自己畫的空pad, 如果沒記錯的話, 好像以前是叫做"pad window",
* H2 r# c+ e0 k2 \$ |就是只有I/O要bond出去的那塊pad的部份而已, 因此必須要特別注意ESD的問題.
! [4 O* g9 V# Y4 C5 n' o1 ^$ H; h: Q) A9 V5 M1 H, o
我記得以前在公司上班的時候, 當然I/O的部份是一定會用有ESD protection的I/O啦,. h% j. ], ~( O D# p+ v$ f, d; `; l
除此之外, 在core裡面直接接到input/output I/O的device, ; R2 X: I8 I% H2 j, I9 R8 ]( K& }- l" B
其drain端也會再用ESD protection structure的design rule來再做一次internal的ESD protection.& {* T* E0 J/ D6 `: b
電阻, ESD implant, 還有忘記是叫什麼名字的layer去了...SAB之類的吧...etc, 其實也都是常常會用到的,
* Q/ w9 l7 n+ _2 Z$ H& ]* ]與ESD protection有很大相關的東西呢.! [9 o. w) j6 c
可是在學校裡面, 老師就會問你說, 為什麼你用了有ESD protection的I/O,
1 E6 e5 Q2 Q# q/ L7 F; J9 i$ {core裡面還要再做internal ESD protection呢??
; F K- c( ]* z* |4 o---阿我想就是為了保險起見, 在core裡面再做點ESD保護, 這有什麼好講的?! H V, e3 N8 F
老師就會說, 他們以前做的時候沒有人這樣做的...( d! x& B6 x; b, q5 t7 J
---廢話, 老實說有很多老師沒在公司服務過, 有一些東西業界的考量他也不管也不聽,5 w6 @* W# }* e; |+ j
就是一定要堅持說他"以前"做的才對...誰知道那是幾百年前??
$ f. k2 p& ~$ R; `' `我不知道別的學校怎麼樣...但至少我的老師就是這樣,7 o$ ]" I3 n Y: A
永遠停留在他那個"以前"時代, 永遠都不會求進步, 也永遠覺得他自己講的對...$ _, ?9 f) j2 Y
有時候真的覺得很感慨!
* o) E w" ]2 e T2 o
+ c; v8 S3 {; F9 ^, A2 v說到POSTSIM, 照理說whole chip的POSTSIM應該要含I/O進來跑的才是,% r! o) G5 K8 ^% ^
雖然說正常需要的訊號灌進來的時候, I/O內的ESD protection circuit是不會動作的,
% W1 k/ \; i4 x! D' }. @但是I/O的面積老實說很大, 由bonding輸入我們需要的訊號之後, 再經過一大顆I/O的input路徑,% A' T3 J& t( P3 q2 g j
是否會造成輸入訊號的衰減呢?? 我想這個真的是值得考慮的問題...(老實說我覺得會啦)...
! G; o+ m: e6 ~5 u據聞學校可以透過申請, 然後連到CIC, 用nanosim來跑POSTSIM,, |5 o! X# U; ^' j$ \2 }, b: K: e r
如此應該就是有把I/O包括進來的情況下, 這樣子跑的POSTSIM應該比較準吧...4 W5 R: W4 L; y" Z6 A
( W7 r( j$ z; v不知道公司裡的designer都怎麼跑POSTSIM呢?7 B- ^" G9 c# O4 y
能不能請在公司裡服務的designer們幫我們解答一下這個問題呢?
1 J4 N5 C. P1 e老實說, 以前還在公司上班的時候, 若是有帶project的話, 負責的工作也是做到tapeout為止,
2 M9 m0 b6 y0 g' I若是自己是在一個project裡的成員, 就負責好自己的block就行了,: R. z+ C9 g. G- k# c U: e2 x% U9 {
一個cell或block做好之後, designer要抽RC, 我們就負責抽給他, 後續他怎麼跑的, 這個我就沒有問了.
* d# h. F; | P6 D9 p不過我當時沒想到whole chip的POSTSIM這個問題,9 L8 V$ \! w9 V( k; }
老實說啦, 當時什麼都不懂, 也沒想到會有這樣的問題... ^, N' ^7 s4 u R" w
whole chip要跑POSTSIM的話, 是否有含I/O呢?
* B5 [2 X3 R, i+ {4 y在學校我們自己跑一個core的POSTSIM都要很久很久...跑到起肖...% ?8 j' u0 a1 M8 s- p8 S6 E
經常跑到硬碟滿了還跑不完...真是一整個很"囧"的情況...
& G6 y, P+ T b# O可是我又不想連到CIC用nanosim去跑,. m1 ? A6 c. K/ ~4 _" }7 F) ?
因為要是學校網路斷了的話, 要怎麼把自己當初跑的程序叫出來呢??( Y5 _5 ], r: K- B$ ]
8 Q5 i# L1 X$ q3 I在學校裡跑POSTSIM真是一件令人煩惱的事...
* @$ o! Y. l# N' c7 T: s5 S(尤其當你遇到小氣的老師, 不肯花錢買足夠的tool那時候...真的我只能說"欲哭無淚"啊......)
. U6 ?, E o! K% c: r/ b: J一整個大囧!! |
|
IP卡
狗仔卡
發表於 2007-9-2 08:57:27
= =
QQ好友和群
QQ空間
騰訊微博
騰訊朋友
收藏
分享
頂
踩
分享
提升卡
置頂卡
沉默卡
喧囂卡
變色卡
搶沙發
千斤頂
顯身卡
樓主