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I/O在公司裡的確"應該"要有專門負責設計的designer的, 不過好像也不一定, & x3 X( Z- q& F5 w) s- l
我也看過有公司沒有專門負責設計I/O的designer, 就是資深的designer親自下場design I/O了...
5 i1 V1 ^/ @4 G; ~) H6 F) b: r畢竟ESD structure還真的有其困難點在......真的不容易呢,
- i2 f- P9 N5 {( B尤其在沒有元件model(例如:可能現在這個project用的model裡面就是沒有SCR架構的model)的時候, \9 P; J& u- M: B) p) N O
要怎麼用其它的架構把SCR做出來呢?? 這個就夠頭痛了吧...
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4 N5 A6 R8 o; J0 L不過呢...老實說公司裡也不見得每個I/O都自己設計, 只是某些特別的時候會這麼做罷了,
1 N2 P1 ~- F8 z; K* S7 s/ ^那當然了...若是自己公司裡的designer要設計I/O的話, 0 w0 O( S4 J8 F9 x- [
佈局工程師就也要上場囉!!
0 I* O) z% e. o V所以我覺得啦...佈局工程師應該要懂一些基本的ESD相關理論才行,2 |; a5 R2 t0 G' [9 b
又, 這麼說來, 佈局工程師什麼都至少應該要懂一點的啦,
) r3 h2 A/ b: s) X' _: A老實說真的很辛苦...我自己曾經做過, 所以我知道...
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; V) {" X7 I* O7 m) w8 R( ]# h8 P+ z再者, CIC提供的TSMC 0.35um 製程的I/O的確是如此沒錯,
* W' p4 n' B/ r/ @+ p我們沒辦法整顆chip去跑LVS, 只能跑DRC, 而且裡面有幾個I/O會有metal太寬的問題,5 Q. o1 H, q" t' V* Z9 b' _9 Z
因為是TSMC沒有再做更新, 所以可以視為假錯, 但實際上應該要挖metal slot的.
1 F) V- N# Y# f( T6 d不過有CIC另一種跟工研院合作研發出來的I/O, 是整個連I/O的gds檔和netlist都有release給學校的,: M4 ~6 p( `' }! _! g7 Y$ B
這一種就可以自己加進來跑POSTSIM了., L5 o' J0 y: V, U' i/ j6 V; M% F( s
我曾經stream in 進來看過...老實說跟TSMC提供的I/O形狀差很多...
- o; J/ Q; m6 W! ]# \8 q而個人比較不prefer CIC和工研院合作研發出來的那種, 所以就沒有用了.......
4 ]' t2 o. e# X) `5 X* ^6 O當然也可以用自己畫的空pad, 如果沒記錯的話, 好像以前是叫做"pad window",+ N i: `0 p _9 E6 D+ N- B
就是只有I/O要bond出去的那塊pad的部份而已, 因此必須要特別注意ESD的問題.& n! p* P8 x; I7 v& n% ~- ]) ~( l1 w
9 D, d! \0 G1 D& x0 Q我記得以前在公司上班的時候, 當然I/O的部份是一定會用有ESD protection的I/O啦,
$ K$ _! _% Z$ x* @4 r* ?除此之外, 在core裡面直接接到input/output I/O的device, - q0 N7 O9 m1 Z( D5 _
其drain端也會再用ESD protection structure的design rule來再做一次internal的ESD protection.+ m% ^) E9 ]0 e6 P
電阻, ESD implant, 還有忘記是叫什麼名字的layer去了...SAB之類的吧...etc, 其實也都是常常會用到的,
1 r2 F$ H. u1 T! x與ESD protection有很大相關的東西呢.
8 C5 I6 y2 u5 X3 _3 U+ b& s可是在學校裡面, 老師就會問你說, 為什麼你用了有ESD protection的I/O,
1 N5 T0 F. S" K% x+ e2 j( X; M3 d. D- wcore裡面還要再做internal ESD protection呢??
' p( _5 e2 R$ y9 o; B---阿我想就是為了保險起見, 在core裡面再做點ESD保護, 這有什麼好講的?
( y! H- y: [( f4 c老師就會說, 他們以前做的時候沒有人這樣做的...
/ D* T0 l6 r/ y' s---廢話, 老實說有很多老師沒在公司服務過, 有一些東西業界的考量他也不管也不聽,
' p/ C9 P" y; `' l% A就是一定要堅持說他"以前"做的才對...誰知道那是幾百年前??. r* B: _. l" }0 b% v
我不知道別的學校怎麼樣...但至少我的老師就是這樣,
$ V" {. `/ P9 q3 L2 c永遠停留在他那個"以前"時代, 永遠都不會求進步, 也永遠覺得他自己講的對...% B; |4 \$ y& Y" `" a b
有時候真的覺得很感慨!
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1 N9 N$ i2 h+ A# l `0 {/ L6 m說到POSTSIM, 照理說whole chip的POSTSIM應該要含I/O進來跑的才是,+ o0 e4 t- N/ k) n
雖然說正常需要的訊號灌進來的時候, I/O內的ESD protection circuit是不會動作的,
n" ]4 ?' o0 J9 @. |9 t- e1 J$ n; u但是I/O的面積老實說很大, 由bonding輸入我們需要的訊號之後, 再經過一大顆I/O的input路徑,/ N2 b1 O, ~( Y0 ^
是否會造成輸入訊號的衰減呢?? 我想這個真的是值得考慮的問題...(老實說我覺得會啦)...
8 j# d5 g( s! F據聞學校可以透過申請, 然後連到CIC, 用nanosim來跑POSTSIM,8 k) {' y+ e7 L* M7 L/ p% [
如此應該就是有把I/O包括進來的情況下, 這樣子跑的POSTSIM應該比較準吧...& [, K+ v1 Y2 R% H# m% M# I, h
- w, i+ Y; L$ i) W) c9 n不知道公司裡的designer都怎麼跑POSTSIM呢?
: A6 [1 S0 s `1 E4 L& ~" ?$ F能不能請在公司裡服務的designer們幫我們解答一下這個問題呢? [! N- ^) ]8 P5 Z
老實說, 以前還在公司上班的時候, 若是有帶project的話, 負責的工作也是做到tapeout為止,/ J4 W6 S# O# l4 x8 m
若是自己是在一個project裡的成員, 就負責好自己的block就行了,- l/ @$ R5 u& }6 u+ m
一個cell或block做好之後, designer要抽RC, 我們就負責抽給他, 後續他怎麼跑的, 這個我就沒有問了.
% Y/ G& t# y5 Q3 E1 |) Q& S不過我當時沒想到whole chip的POSTSIM這個問題,7 T% m; C: m; `1 n; J. `0 Y
老實說啦, 當時什麼都不懂, 也沒想到會有這樣的問題...
( T- {# [& H3 [- X6 M8 m9 Owhole chip要跑POSTSIM的話, 是否有含I/O呢?7 G |0 s1 r' l. Q" d5 _( ~
在學校我們自己跑一個core的POSTSIM都要很久很久...跑到起肖...! S9 H- y' y4 V% A; |
經常跑到硬碟滿了還跑不完...真是一整個很"囧"的情況...$ b/ @* E" I8 I6 Z! N
可是我又不想連到CIC用nanosim去跑,
5 E. N, x5 F" ]" g1 W6 x因為要是學校網路斷了的話, 要怎麼把自己當初跑的程序叫出來呢??5 N0 }+ Y0 ^3 O" Q% }$ r$ z
, _0 z2 n' M7 _2 T" z. v1 Y在學校裡跑POSTSIM真是一件令人煩惱的事...
* w, i" g4 W/ L, S' z(尤其當你遇到小氣的老師, 不肯花錢買足夠的tool那時候...真的我只能說"欲哭無淚"啊......). X& D: h& J% g- s2 ]
一整個大囧!! |
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IP卡
狗仔卡
發表於 2007-9-2 08:57:27
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