90nm製程的Threshold Voltage (Vth)數值的疑問？？

異星人

由於學術的研究需要，所以要模擬90nm製程。
& Y2 L( R+ R/ ^/ j1 T( M
在過程中發現Vth(Threshold Voltage)並沒有比較小。
3 R+ A& I: ?+ Z9 y1 ~1 d( T
  P4 s- ^0 X4 x$ r4 R$ E3 u8 a範圍大概是在0.5v∼0.7v多吧∼！！（在Linear與Saturation region）

: S! @. l/ B, w6 B2 t然後我查一下聯X電子的SPICE MODE的pdf檔，在Saturation region
file:///C:/DOCUME%7E1/Riley/LOCALS%7E1/Temp/moz-screenshot-2.jpg
發現它的Vth可以到0.3v∼0.4v多，我照著它的W/L的size去模擬。
4 A. E% U! \' x" B* R
7 k! q4 J6 N$ N0 Q3 S6 D去lis檔看Vth值，似乎沒有上面寫得那麼小，這到底是怎麼樣呢？

它也沒有給VGS的大小，就只有上面所出現的VDS＝1.2v。

另外，我想問一下如何用hspice模擬出Vth vs L(length)的圖形啊？？
& n! K# h9 D3 Z3 ?7 V  L3 @+ Y
/ t' `- Q4 Y) e9 {
4 n8 ~/ j. c. H( v

6 H+ W6 R1 V$ X- }9 B" `9 x
[ 本帖最後由 異星人 於 2008-12-24 11:58 PM 編輯 ]

caesarxl

跟你用的model level有没有关系呢？
文档中提供的应该是某个W,L下的实测值，model level不同考虑的实际效应也不同。

caesarxl

楼主，建议你仔细学习一下什么是阈值电压，再学习一下二阶效应对阈值电压的影响，然后再来分析这问题。
( r9 A0 Y9 O3 Y6 f- u+ p! X' [/ X可参考gray的书，或《数字大规模集成电路设计透视》开头都会讲这些。

異星人

Threshold Voltage（Vth）這個我當然知道
0 i5 W5 L3 T) f. v; g
4 W( e" q$ N' d1 X: a; B跑過0.35um與0.18um的製程，
& R) w1 a/ A' [# c9 Y
它們的Vth都不會太大，可是90nm製程的Vth卻沒有明顯減少，
, Y9 i. E! V' m* l8 r. i2 M
6 c2 g0 h- u% `+ W  W7 w讓我懷疑是我的LIB跑錯了呢？？

還是90nm真的是這樣子啊？？
& @3 n  W% f* `) P9 j
' V" d9 N; A- a" n因為NMOS在cut off 時Vth=800mV多∼！！

所以才另外問一下如何用hspice模擬出Vth vs L(length)的圖形啊？？

Sgw

我印象中，製程的微縮並不會影響到Vth，也就是說到了45nm，Vth也差不多那個值。

caesarxl

那看来是我有理解不深入的地方了。
$ \0 T' I& J3 S  s2 k0 V原文中说：然後我查一下聯X電子的SPICE MODE的pdf檔，在Saturation region
發現它的Vth可以到0.3v∼0.4v多，Vth还分saturation region的和cut-off region的？？头一次听说。
% t5 i/ P0 a1 N% y, I2 Z8 a8 X* U原文中说：我照著它的W/L的size去模擬。去lis檔看Vth值，似乎沒有上面寫得那麼小，這到底是怎麼樣呢，它也沒有給VGS的大小，就只有上面所出現的VDS＝1.2v。Vth不就是VGS么？？

, A/ N) p' s6 e5 I, i& V0 f另外，楼主的问题究竟是什么？是说你仿真结果和fab提供的文档不一致么？
( c7 @, X; ~9 @! J2 ~1 w% X1 y还有楼主的图片是你的仿真结果还是fab文档？
) [1 r* U2 C) Z1 P1 MI'm really confused...
& p1 a2 f; T& E等待高手解答吧

caesarxl

请问楼主，你是由何种逻辑得出90nm的工艺Vth一定会小？影响阈值电压的因素有很多，工艺尺寸缩小仍然可以把阈值电压做的与大尺寸工艺差不多，为何一定会变小呢？

semico_ljj

LZ以为90nm的Vth是多少呢？

semico_ljj

90nm的Vtn0  一般就是350mV∼45mV左右吧

異星人

若是我改變Vbs的值的話
5 f7 C* ~4 H: n+ T5 J8 L; Q
# q3 Z( E; {4 Q1 j: U就可以改變Vth值了
& x# v' _# G9 E8 s
NMOS增加Vb的確可以減少Vth，但我想知道原因。
/ k  B  w: y! O& q  [$ @6 _2 Y
! }+ t9 @* z& A. u6 y由於跑過兩個0.35um與0.18um製程，

6 D! u" ?. G* V* b- a直覺上，會認為Vth應該會減少。
" G  W9 N% a1 O' h# \, R* c
由於我使用與其他兩個相同製程W/L的比值

  M8 @7 u; r+ V發現90nm製程的Vth竟然比較大，
- y" y4 z: F4 I( U
所以覺得很奇怪，在相同的W/L的比值之下
0 |& u9 k4 T+ }$ }! K# B
Vth或許應該會接近，更小的製程應不會比大製程的Vth大
6 U6 y! B# d0 V7 Y# Y' {( x3 L% h
% D" M9 S: h+ ^所以才會提出這個問題∼！！

若是Vth沒有逐漸的變小的話，那VDD何必減少呢？？
4 @1 F5 `# F. c( \  ?( o
; l2 D+ C, |7 I) W2 u  j/ C7 A0.35um→Vth=0.5V~0.7V→VDD=3.3V
$ A! A+ V  C3 N5 F
( L( ]0 O7 _5 r1 G" c2 [! O- {0.18um→Vth=0.5V~0.7V→VDD=1.8V
: b9 O" f. c  t0 R& ~  [
5 X" O& ~. E5 ?8 |* k; G0.09um→Vth=0.5V~0.7V→VDD=1.2V
( B. n7 j4 ?6 R
, m# y5 U' C: _/ R在製程縮小，而Vth沒有跟著逐漸下降的話，
3 a3 J; \& e5 Q/ q; B" A7 v
若是考量到功率大小的問題的話，
1 h( n5 n# C. F4 B  L' G% S
5 l; E) D. j: H/ }% k我想現在用成本最便宜0.35um製程就可以了，VDD給1.2v

! Y& h4 J- F) ]% S0 h3 Q若是考量到 電晶體數量 / 面積 的問題，就另當別論了。

semico_ljj

Vth可以做的较小，但是漏电很大，所以Vth<300mV不会出现！特别是数字部分，Vth较大，为的就是漏电小！模拟部分Vth可以很小！

dr.shawn

請問 在模擬之中 下VTH= PAR('lv9(MN1)') 求得的意義 跟真實的VTH有關聯或是有意義嗎

johnjohn

先進製程，Vth不會變低，這是考慮到漏電流...等非常多因素所決定的。
9 B" H. c) ?( F2 [5 Q  O' vVth跟VDD大或小無關，所以才會有VDD越低，類比電路越難做的情況呀。
, a2 |" U: f/ a( L* o5 I) t' i
NMOS vb電壓提高，Vth會降低，這現象剛好跟body effect相反，這是由控制PN介面的bias來改變Vth的一個技巧
' [- a- x+ E- [. Z5 w, W  {5 {% K想要使用low Vt 元件但又不想多花光罩就會使用控制body電位的方式來得到low Vt。
2 Y! Q, Z2 @7 m/ b6 qPMOS也可這樣做，不過body電壓的控制相反就是了。

daodai

90nm 标准的应该是200—300mv  但是如果你是lp的要大一倍以上，如果是lv的那就要更小一些

chungming

Vth不隨MOS scale而變小 您可參考 Razavi pp 579~583
1 |2 |7 |' g# Q1 f0 H4 Qpage 583中間有寫到目前MOS scale不完全是constant field

7 P' o6 n  l( y, m! y' Y. g+ [而Vth隨Vb而變 您亦可參考Razavi pp 24 eq2.22 Vsb為負值就可略知一二

tain

T90 release出來的多半是low power製程
7 h+ G- W1 v; v: \' i$ p; t" M1 `U90 則可以用到normal的製程
看看你拿到的model是甚麼