請問電壓比較器

bernie820

請問有關電壓比較器的問題

$ a( e6 N! M7 X6 y2 [是否兩輸入端皆可為非固定的電壓

看很多設計都是一端接dc的vref做判斷
( E! T- B/ p  t, Q
5 V+ {7 P; T8 h但現在我的輸入端為兩個都會改變的電壓~

+ \$ ^$ s% g9 Y* t3 m# i9 O/ Q; g那請問這樣要怎麼設計?~謝謝~

我要拿這兩個電壓做比較~
0 F% c4 ]- |0 r$ f5 a8 @: I一個電壓是由輸入端輸入，另一個是由輸出端拉回來和輸入端做比較
# A: A7 H5 h/ c9 w3 b8 u所以我的兩輸入判斷電壓是不固定的，
4 y, q$ h8 j8 ~# E: e3 `只要輸出>輸入結果會為high
& S* q, R( w2 z0 U然而輸出<輸入結果為會low
3 w$ i# v. `0 h. ?  Q' u不知道這樣行不行設計?

2 P4 q9 R5 c2 k- f7 q" s& a& U但考慮到另一個問題，那兩個相等的時後是否也可為low
! w' F+ [, D( e! J5 N但是兩個要相等好像也很困難吼!

jackrabbit

您的作法很矛盾....
比較器是把OP用在開迴路狀態
0 H: }2 S( c9 A" ^4 s8 j你直接把兩個想比較的電壓輸入OP的兩個input, output端自然會有H/L
" I! g7 s! o2 K/ v  a' x  j3 o& V) M至於誰比誰大是發High, 取決於你選的input 極性
而且通常會有一個遲滯範圍, 來避免false trigger~
0 {& e4 B- ?5 J0 a8 A; c
3 M  p2 K/ a: Q: ^3 ^% @  G把輸出端拉回到input是迴授系統(feedback)
% S, u  O) o# T負迴授是一般所謂的OP, 最常用在voltage regulation
6 J7 l  b* T, c! l' N! O! E. h6 c你看到的input 一端給vref 另一端拉output回來就是!!
正迴授要不是output拉到always high or always low, 不然就有可能起振~

" o' u3 h% B6 k. \+ }: L* K如果看不懂我在說什麼, 可能要先翻翻教科書~~
Baker那本有一張專門在講comparator design, 可以參考一下!!

bernie820

您的作法很矛盾....
! Y8 j3 z( o3 ]1 F' p$ S  A7 B" s比較器是把OP用在開迴路狀態
/ M+ c0 q3 ^( Z4 c' ~1 L0 B你直接把兩個想比較的電壓輸入OP的兩個input, output端自 ...
" w( Q* q! q0 R. X8 e- A5 fjackrabbit 發表於 2011-1-6 05:02 PM

1 `* _# T" v5 m! @; w& s$ Y
7 m2 I$ {  X5 l9 P/ A    嗯!您誤會我意思了~抱歉是我說的不清楚!
/ G% B4 j# _, _: _; U2 M我輸出拉回來的不是op那一電路拉回來比較(我知道那是隨偶器)
而是最後一級輸出端會拉回來和比較器輸入電壓做比較
- f! K' S. ~  r' O# l5 v6 Q/ Y9 Q- n
但是我現在有一大問題是我想要在兩電壓(類比)相等時(或已經很接近時)
可以有一輸出訊號(不是最後端電路喔)為 0 or vdd的電路設計

sky987

那不就是一般的 latch-type comparator
通常會藉由cross-coupled 的架構來把電壓分開至VDD與GND

要記得加上reset電路來把讓它重新啟動  不然電壓會一直鎖死在那邊
6 M7 [1 V; E* L" V7 ^
自己搜尋看看囉

yeutay

-----是最後一級輸出端會拉回來和比較器輸入電壓做比較  -----
. V4 n) B( o/ G( b# m5 h1:如果是,拉回來和比較器+IN輸入電壓做比較  則形成史密特觸發,如果-IN電壓無法大於+IN電壓,則被鎖死(同樓上說法)
4 d* C4 Z# M8 l2 S2:如果是,拉回來和比較器-IN輸入電壓做比較  則形成正相放大器。若最後一級輸出端會經轉換成其它信號(如峰值保持)就有比較器作用。