ROM vs. CASE

呆頭鴨

我有個小疑問~
當有256筆資料我寫成rom
input [7:0]address;
output[7:0]:data_out;
reg [7:0]data[7:0];
reg [7:0]data_out;
' `# l% J' X- ^2 W; talways@*
  T9 h7 \/ v; Zbegin
data[0]=XXXXXXX;
data[1]=XXXXXXX;
9 L. z/ w% j, P# N............
data_out=data[address];
6 Y' f' [# ^) V+ g/ f. V) y5 H  x  E3 Cend
9 A2 e5 }5 G, ?+ u跟 寫成CASE
7 t3 L+ W) D' ?7 J) w/ Y' D9 Minput [7:0]address;
" `' H' v) R: U9 I1 ?output[7:0]data_out;
reg [7:0]data,data_out;
0 r4 z" h( w, N* O; ?always@*
4 e5 x3 p- L, S+ `/ u5 a+ |begin
5 f' D$ I( b, d9 M0 E* ~case (address)
8'd0: data_out=XXXXXXX;
8'd1: data_out=XXXXXXX;
..........
) m2 ^5 n9 O; U. X3 iendcase
end
3 ?) C5 q! t( |3 c/ z1 m3 o
這2種作法哪種比較好呢?

dysyase

應該是看你要哪種架構吧~
在一個~你是要作成CHIP還是FPGA就夠了~

呆頭鴨

回復 2# dysyase
+ c# I0 H/ d2 ~ 大大可以簡單介紹一下2種差別嗎^^~

tommywgt

早先的TOOL會有點差別, 現在的TOOL在FPGA合成時應該會直接翻譯成block RAM.
- M, ~, ]' s8 Q2 {' G8 c, V這裡我要講個但書, 你的設計沒有CLOCK, 在實做上的TIMING會佷差, 有些FPGA的RAM block輸出不支援combinational output時, 你會看到容量被吃掉一堆.
在ASIC合成時則一律合成一拖拉庫的邏輯閘

kevin

第一種寫法,比較像VHDL的寫法,它直接描述一個ROM array,第二種寫法,是傳統verilog RTL infer ROM的寫法,
5 E  a+ o7 e9 q: N& f. {: A兩種都是想用block memory 來合成.(note:必須有clock)
+ ?6 [9 K! A! L' B第一種寫法可改寫成如下,其中initial block 可以為always block 亦可在simulation 時以$readmemb 來讀檔.
第二種寫法則無法在simulation時 以$readmemb 來讀檔.當ROM資料多時,必須以MATLAB等tool來產生資料.
, s* N: a( \- E4 @7 T' S' l. h4 O    input  clk;
/ a% o- P) V& f) k$ H: M1 l1 u    input  [5:0] addr;
    output [19:0] do;
/ z/ C9 w# _' G+ ~1 W
    reg [19:0] rom [63:0];
$ R0 o2 i% ]' x) J! X0 E8 k& R8 ~    reg [19:0] do;

    initial begin
        rom[63] = 20'h0200A; rom[62] = 20'h00300; rom[61] = 20'h08101;
+ x# D, d/ q. t1 a         ....................
7 v) u  N5 W. ?2 |  B  r        rom[2]  = 20'h02341; rom[1]  = 20'h08201;  rom[0]  = 20'h0400D;                        
    end
1 S" d8 F8 X8 B( u! K* l2 p
    always @(posedge clk)
3 q' ~, E' ?; X9 b+ F$ L0 [, j    begin
           do <= rom[addr];
: g1 q( U5 {4 O5 z    end
   
endmodule

第二種寫法可改寫成
module ROM(clk, en, addr, data);
! U# `& }# w. F4 S
- E! s5 v! |- e$ s; g! w0 B    input      clk;                           
    input      en;                           
6 [- Q$ n. Q* I: f+ J    input      [4:0] addr;                    
+ m3 P: o  c9 x' {: Q    output reg [3:0] data;               

- D9 i/ U8 k5 [/ H    always @(posedge clk) begin         
        if (en)                              
/ l3 w& X8 Z; _, m5 a7 N; h# p            case(addr)                           
! y4 v& L3 a* F2 Q  ?; g                5'b00000: data <= 4'b0010;
* T, ^+ m- ]8 b' a7 X                5'b00001: data <= 4'b0010;
                5'b00010: data <= 4'b1110;
( x8 ]3 x0 ~2 P                5'b00011: data <= 4'b0010;
( ~& }, s' p4 m9 ~' k                ...............................
               ...............................
                5'b11011: data <= 4'b0010;
                5'b11100: data <= 4'b0100;
                5'b11101: data <= 4'b1010;
                5'b11110: data <= 4'b1100;
' N3 i  }! Q: z8 }0 c                5'b11111: data <= 4'b0000;
; M* V1 x5 M+ ?5 P$ g! a7 i            endcase                              
    end                                 
. q3 A' {) o4 }+ I  u
- `/ K; _) x$ ^8 c, iendmodule

呆頭鴨

謝謝大大^^~又讓我學到很多....