ROM vs. CASE

呆頭鴨

我有個小疑問~
3 v2 A+ n+ L. ~1 {& G4 q當有256筆資料我寫成rom
' F/ I9 X+ s% y% P+ F( Ginput [7:0]address;
" X9 m8 }1 r- Y: O: v: ~output[7:0]:data_out;
' l* E7 D& S/ r$ P$ a- O7 Y' ~reg [7:0]data[7:0];
reg [7:0]data_out;
always@*
begin
data[0]=XXXXXXX;
data[1]=XXXXXXX;
............
data_out=data[address];
end
跟 寫成CASE
input [7:0]address;
  R$ R6 }( h! X+ b3 A+ o3 qoutput[7:0]data_out;
% X" }! t- x4 Z' j$ a$ Qreg [7:0]data,data_out;
always@*
begin
case (address)
8'd0: data_out=XXXXXXX;
$ Q  I  q  w: c) g! \8'd1: data_out=XXXXXXX;
0 O0 m" ?0 v) \; U! i6 G..........
7 |, k; c( n- u- J5 _' Cendcase
, g1 j. t6 s- Y' i# j# pend
/ ^- V/ A+ [; ]2 X( N( y
2 k3 w. o& F9 j8 t- E這2種作法哪種比較好呢?

dysyase

應該是看你要哪種架構吧~
" H% }, e& k! \! a) i+ }在一個~你是要作成CHIP還是FPGA就夠了~

呆頭鴨

回復 2# dysyase
大大可以簡單介紹一下2種差別嗎^^~

tommywgt

早先的TOOL會有點差別, 現在的TOOL在FPGA合成時應該會直接翻譯成block RAM.
這裡我要講個但書, 你的設計沒有CLOCK, 在實做上的TIMING會佷差, 有些FPGA的RAM block輸出不支援combinational output時, 你會看到容量被吃掉一堆.
在ASIC合成時則一律合成一拖拉庫的邏輯閘

kevin

第一種寫法,比較像VHDL的寫法,它直接描述一個ROM array,第二種寫法,是傳統verilog RTL infer ROM的寫法,
兩種都是想用block memory 來合成.(note:必須有clock)
! _; C- u8 d, z7 b第一種寫法可改寫成如下,其中initial block 可以為always block 亦可在simulation 時以$readmemb 來讀檔.
% b" E+ o/ x* E: G$ b) x6 | 第二種寫法則無法在simulation時 以$readmemb 來讀檔.當ROM資料多時,必須以MATLAB等tool來產生資料.
" {% Y- t& C1 ]* Y9 N; V) F    input  clk;
& J/ R: Q0 i& H    input  [5:0] addr;
. L4 @/ {7 B2 j. H    output [19:0] do;
8 ?, ~( O2 ~% v' \7 W# y( X
- b8 X  ?. I& o7 K$ A2 y    reg [19:0] rom [63:0];
    reg [19:0] do;

    initial begin
        rom[63] = 20'h0200A; rom[62] = 20'h00300; rom[61] = 20'h08101;
         ....................
$ s% k9 @, W$ x5 m. D        rom[2]  = 20'h02341; rom[1]  = 20'h08201;  rom[0]  = 20'h0400D;                        
    end
8 `" O; C. m8 m1 s
( ^$ B: o5 T" e0 [, v    always @(posedge clk)
$ f% h/ c$ q& C) I' ?    begin
0 |! p9 m, l6 d- B. ~           do <= rom[addr];
    end
   
9 I( \' }5 L/ T  _- i; Mendmodule

4 t0 Q. d! S* n% e6 X) q第二種寫法可改寫成
module ROM(clk, en, addr, data);

    input      clk;                           
9 W2 w6 R( O7 l% ]& }- ~    input      en;                           
& Y) I2 V7 h$ X& }7 B    input      [4:0] addr;                    
4 K% l/ m! Y9 @. n    output reg [3:0] data;               
: U/ H5 O: T2 i: b" t6 S
# q! |7 h: U' D% g) G8 X    always @(posedge clk) begin         
' P- f  ^0 i! U        if (en)                              
& m; l, K, a8 C/ m) h$ m            case(addr)                           
! _  _7 }) ?0 Y% Y% W  g                5'b00000: data <= 4'b0010;
, {  q( ~' u: A' W                5'b00001: data <= 4'b0010;
                5'b00010: data <= 4'b1110;
                5'b00011: data <= 4'b0010;
                ...............................
" N  B6 q/ D4 Q/ v               ...............................
                5'b11011: data <= 4'b0010;
) Z  [& y- g4 N) H# T. f" `# v                5'b11100: data <= 4'b0100;
                5'b11101: data <= 4'b1010;
$ J8 x7 H7 F3 e                5'b11110: data <= 4'b1100;
                5'b11111: data <= 4'b0000;
0 h5 S* o+ n" v  u1 v. T; l6 \            endcase                              
    end                                 
! z6 r: r% [* i/ B
endmodule

呆頭鴨

謝謝大大^^~又讓我學到很多....