除頻電路一問~

gogojesse

最近嘗試使用CPLD去解決一些Chip訊號不良的問題
想請教各位先進
: i7 @  z+ }9 u" }/ H如果想接受一個訊號良好的外部震盪器訊號當作input clock，例如1GHz
有可能做到一位小數的除頻嗎?
目標是 output clock 做到 1G/1.1...1G/1.2...1G/1.3...1G/1.4 以此類推的輸出
. w& t& b7 t/ }* [0 r
請問以上的難度有多高? 通常會遇到哪些難解的問題? 例如 Jitter 過高或是duty cycle無法成為1:1等等問題。還是說需要類比電路的加持才有可能?

- e9 r$ }2 A9 A5 v/ C以上，先謝謝大家~

tommywgt

分數的除頻器目前多以類似展頻(跳頻)的做法, 相關文獻可以在不少的論文找到.
2 x  g0 ~, {, u- j7 o( e在jitter的表現上, 如果以1G的clock直接實現的話, 所造成的peak-peak jitter最差狀況為1ns + p-p jitter from clock source
RMS jitter 理論上可以控制的非常小

你的要求目前在CPLD上是做不到的, 在我實做的經驗上有的FPGA是可以達成

gogojesse

# k! N" z" a: T3 t
8 ^7 k& W5 O$ r5 r0 n3 @7 \回復 2# tommywgt
6 @. x/ @  S6 z' s* U) `% }
$ a4 k. ~! x" T: W% n謝謝Tommy大的回覆
找了一下論文
看起來p-p jitter 大部分可以控制在50ps以內
RMS Jitter似乎更小
' ]* s! x, ^6 M9 A, G% y假如input clock拉到2G用跳頻的話
" p" A: u# Z  L( Q' N& e* `/ w表示最差的狀況也是會接近0.5 ns嗎? (因為可能會剛好直接跳掉了一個clock?)
9 J+ D- Q; q. s/ t
我需要的output clock最快大概到150Mhz
( w9 q) W- [3 Z所以一個tick大概6~7ns
一個pulse大概是3~4 ns
若是p-p jitter到0.5~1 ns可能會影響很大
( V' k) A: e) q6 u降到0.1ns(100ps)的話大概就有可能夠用...

+ Z0 I0 E% `1 U) f另外，不是很懂大大提到
FPGA可以達到但是CPLD為何做不到的原因
+ A! m- ~, f5 m6 }/ H) W理論上我用跳頻的話
假如CPLD速度上也可以接受2G
是不是可以直接用算clock tick的方式去展頻出output clock?

tommywgt

目前並沒有可以接受2G的CPLD/FPGA (CPLD要接>200MHz就已經是很不容易了)
如果只要一個輸出最高為150M的clock source的話,
) L' {# d( f$ }8 w你可以使用FPGA內部的PLL, 因為FPGA內部的PLL很難config, 所以需要點小技巧
& V2 a( d; g8 |" _/ N9 r) E另外, 使用現成的PLL IC也是個好主意.
1 V9 w/ B# b+ e+ z3 e
如果你希望在板上的jitter控制在100ps以內的話, 你的電路, PCB佈局都要做的非常好才行
不然的話, 就算是IC本身宣稱可以達到0ps也是徒然

gogojesse

嗯嗯~了解
謝謝 tommywgt 的解說
看來我的想法還是離實際有一段距離
果然隔行如隔山  繼續加油~ ^^
: W3 Z6 d0 p, s; x$ S6 Q1 A; C
" D* z& M+ w, D% A' u2 Gp.s. 這幾天突然都連不上chip123
5 \( k% D% j+ U& b2 M6 _" {8 q真是奇怪
! ~, G* N5 q% B9 I: Z還以為關了 @@a