如何把wire load設為0, 在做synthesis時?

klim

我已經設set_max_area為0, 但在data path還是會多塞buffer, 因為我的IC system clock頻率很低, 所以實在不需要這些多塞的buffer, 我猜可能是因為wire load的default有值, 故才會塞那些buffer, 故要怎麼把wire load設為0呢? 或是有其它更好的方法?

petert

如果你用Design Compiler
. F+ p" F1 H0 Q1 N- S1.查查 你的.lib檔 有沒有這種wireload model "ForQA", 以及 default_wire_load 是不是 "ForQA".

default_wire_load : "ForQA" ;
8 t$ f6 i# v4 V9 v! K  ~  
( T0 {* T1 `% d9 R8 O/* QA wire-load */
  wire_load("ForQA") {
0 G4 X! H! w, \, ?4 C9 s4 l3 e) w    resistance        : 0;
    capacitance        : 1;
    area        : 1;
$ s4 V3 M% x7 {/ P9 h. U& p9 V    slope        : 1;
    fanout_length(1,0);
    fanout_length(10,0);
  }
! P# v5 B. p& @# V6 t! A
不是 default_wire_load : "ForQA" ;
, F5 w4 u  `# ]- F/ O6 C則 script file 裡寫
set auto_wire_load_selection false
set_wire_load_mode top
set_wire_load_model -name ForQA -library <your_library>

2.或查用 set_load 0 ... 的方法 for all ports and all nets