MOS上面爲什麽不能跨綫？

minzyyl

關於類比類電路, 很多前輩都告訴我不能在MOS上面跨綫,誰能告訴我爲什麽? 主要影響是什麽?
9 Z5 Q9 h( I+ ^- {! C
3 Q9 P  [% x  _: E6 {# H7 t如果這個電路對寄生電容不敏感的話跨應該沒事吧? 而且一般跨的話至少用metal2, metal2和gate之間距離相對也不小了,寄生應該也不大吧?
: p% E; h$ l. x* L
哪位大大出來解釋下?

semico_ljj

如果是敏感电路的话最好不要！会引起crosstalk！

semico_ljj

一般的电路是可以的

minzyyl

原帖由 semico_ljj 於 2009-7-13 09:38 AM 發表
- W. H! F6 O& @' N! P$ O3 ^2 v如果是敏感电路的话最好不要！会引起crosstalk！

- {- [$ J. A- g) Z) {3 o
4 }2 j9 l6 H& U3 I- q4 a# p: d' C
: I6 W3 P7 o/ `能舉例説明下嗎?
9 u: l9 q% w- y: c9 _3 S* w

               
% @) D+ f* _- \, [* ^7 R. R
: }! m' b7 k. @# K4 M" {1 N                 ？

賴永諭

請看看 請看看MOS cross-section 結構會發現,上面的Metal經過時,會下陷在上來...所以M1盡量不要經過MOS....

man52013142002

什麼是crosstalk
. ^4 o4 M3 C/ c* R8 M+ A7 J
什麼是crosstalk

minzyyl

原帖由 賴永諭 於 2009-7-14 09:21 AM 發表
請看看 請看看MOS cross-section 結構會發現,上面的Metal經過時,會下陷在上來...所以M1盡量不要經過MOS....

9 z/ p0 {& q: B- }6 A& K% y
M1理論上很少跨過gate吧,畢竟S/D都是用的M1連接阿
( k; ^1 |8 h7 F, Y$ [6 Q* J
至於你說的會下陷在上來? 請問怎麽解釋?

HanGu

mos device gate 上走金屬至少會有兩個缺點：
1.影響 mos 的 Vt。根據相關資料，metal 從mos device 上走的話會影響 gate oxide的表面電荷
$ Z7 i) v! G7 q' ]  從而影響 Vth。metal 1 影響最大，metal 的層數越大，影響越小。
2.Cross talk. 因爲metal和device之間會有 parasistic capacitor，如果其中之一是比較 noise
的話，就會影響到另外一個。

HanGu

原帖由 minzyyl 於 2009-7-14 07:02 PM 發表

; n' Z) [7 P4 Z% G' ]
. a8 w7 f# x7 m3 {) g7 `M1理論上很少跨過gate吧,畢竟S/D都是用的M1連接阿
6 x1 N+ E/ v9 \9 ~
; X2 u5 l& N% s3 K6 d至於你說的會下陷在上來? 請問怎麽解釋?

: `# m3 z6 U- j% J
2 J* B: {) I; ]9 p) ^+ S/ K* z& l一般比較老的process，由於
1. source/drain 在silicon�，而gate oxide和FOX長在silicon之上。
  M4 t" W6 U0 E2. source/drain 需要用metal通過 contact 連出來。
所以從source看向drain的話，在表面是凹凸不平的。
不過現在有CMP工序。會對表面進行抛光平整。這個問題應該不存在了。

semico_ljj

新工艺会引起Vt的变化，要求严格的时候不能跨綫

sw5722

從半導體製程來看,一般metal都是在上層,而一般的mos是很多layer
% e7 W; P3 R+ C$ Y6 `7 h, s; l4 G一層一層往上做,所以越到後面越不平整,雖然有平坦化的動作去做硏
磨,但因為不能磨太薄,怕傷到LAYER間的絕緣,所以它不是完全的平坦
- L/ p" |7 z) L$ Y) R( TMETAL是在不平坦的地方上做的,所以做出來是不規則的幾何圖形,對
5 b+ Q5 c& i2 z0 m% f0 W, h電路是不太好的.

ychchip

yes, CMP is not process perfectly all roughly surface. So, poly density and metal density must take care after new CMOS techniques.

minzyyl

原帖由 HanGu 於 2009-7-16 10:05 PM 發表
9 L9 O  t) f* x/ @1 n1 Q0 ^3 _mos device gate 上走金屬至少會有兩個缺點：
0 B4 v3 i& T: h4 c, W1.影響 mos 的 Vt。根據相關資料，metal 從mos device 上走的話會影響 gate oxide的表面電荷
3 x6 V, {, I( z: K9 y+ k# \  從而影響 Vth。metal 1 影響最大，metal 的層數越大，影響越小。
- @+ ^6 {8 d( V- h2.Cr ...

, T, G' f  E8 {$ a) F# E! a3 y2 E頂, 覺得應該是這麽回事了.
" u$ n4 W5 z7 `& D! d
% g" b, p; s/ Q% w# w6 u( J* DVt的定義好像就是溝道電荷的數量和gate上面的感應電荷相等的時候的gate電壓,gate上的金屬肯定影響gate上的感應電荷，所以進而影響Vt,影響管子電流

semico_ljj

建议即使跨也不要用M1，M2最好也不要！M3以上 可以考虑适当用！当然不跨是最好的！

lethalkiss1

如果gate上的走线就是gate 本身的信号线，有影响吗？
9 i# ]  a5 b7 L) E8 U9 d/ I
7 ]' u& \2 z0 b! ~如果是要match的mos管， 每个mos的gate都用metal1 覆盖在gate上走线， 有影响吗

minzyyl

原帖由 lethalkiss1 於 2009-7-27 10:59 PM 發表
如果gate上的走线就是gate 本身的信号线，有影响吗？ 从影响Vt上来看也是有影响的
7 n1 i2 P0 X* C/ y! q: a  m
如果是要match的mos管， 每个mos的gate都用metal1 覆盖在gate上走线， 有影响吗

不推荐



                                                                       ？

minzyyl

原帖由 HanGu 於 2009-7-16 10:05 PM 發表
mos device gate 上走金屬至少會有兩個缺點：
1.影響 mos 的 Vt。根據相關資料，metal 從mos device 上走的話會影響 gate oxide的表面電荷
  ?: w6 Y# G% |0 M& ?4 D: V  從而影響 Vth。metal 1 影響最大，metal 的層數越大，影響越小。
2.Cr ...

& }; d. a& r; F: k, U( @( D5 F
另外有個問題： 一般信號綫都不推薦cross gate, 但同條件下很多卻應許電源綫cross gate, 請問這個如何考量?

minijasmine

对噪声不敏感的电路ＭＯＳ上可以走线的，可以省很多面积的呢！可以通过后仿考量Cross-talk的影响

nebula0911

如果有機會的話,用nand2(基本邏輯閘)去跑一次lpe,會發現所萃取出的寄生電阻/電容之多(寫的越詳細所萃取的就越多),所以RD基於將問題單純化,不再增加模擬電路時不確定的因素,所以會要求layout盡可能不再mos上跨線.
( m' d5 W- t: w  S4 |. \1 Y( t就個人來説,唯一有可能跨線的mos是mos電容,但也會在mos上先加上metal1作為隔離,再用metal3以上的metal去作跨線.這樣可能還是會有影響,但是將影響大部份轉移至電源/接地,應該是會對mos本身的影響減少許多.這只是我個人的作法,希望能有幫到你.

cas

on-cross metal may cause unpredictable noise to underlaying mos in analog circuit