請問 VHDL case state 如何宣告成output pot

DavidCha

如題.....
先前都是使用verilog再寫code
" W. ?# M' K8 Q9 w. p8 }最近拿到前人的code是使用VHDL
% C- M" U% L% t( H. B5 R遇到一個問題我不知道如何將case 的state 宣告成 output port
想請各位大大 幫忙解惑一下
+ \/ ~4 ~7 m, m0 Z謝謝
! U& R* Z/ t8 \5 I5 T+ t
* W. [6 a$ @, \- ]8 Xcode 如下
* g5 P, G1 v# S& ?/ H: S1 b4 u
8 s# D% y( z0 q8 R/ S- u+ ? type state_s is (s0,s1,s2,s3 );  
  signal state : state_s ;
6 [" n8 h. Q: `- t, Z2 q   case    state is                   
           when s0 =>
' u; F" C9 W: B2 c# Q3 M5 y             if (***)     then
               state <= s1;
                       when s1 =>
                                 .
8 z6 U. r0 S9 Y                                 .
                                 .
6 |& P. B& z  i: F3 C' `9 i$ @1 H                                 .

addn

您好
5 O8 q/ f4 F9 X8 ~! v7 R
  有一個方法,你的state狀態有四個,
. s8 V% s" n, {用SIGNAL  state :STD_LOGIC_VECTOR(1  DOWNTO 0);
來取代你的狀態機宣告type state_s is (s0,s1,s2,s3 );  
3 w1 W4 Z+ ~+ P$ R  ?  signal state : state_s ;
9 Y0 W) W4 h4 \; C/ K5 G
然後就可以 state_output<=state;
假設state_output宣告為輸出OUT STD_LOGIC_VECTOR(1 DOWNTO 0);

不過此法可讀性不佳,因為你要自己定義state={00,01,10,11}分別代
7 T. R& o2 w, n2 V" T3 [0 U表甚麼狀態

* I" K; z! z+ _1 A請問你的state為甚需要輸出?