Stratix II DSP development Kit的問題

ablendos

大家好:
我是剛進入這個領域的新手，已經看過一本書來自學VHDL 語法了
! B# x4 U) G3 S. u可是現在有一個問題想請教各位
我的目的很簡單就是輸入一個sin wave經過ADC到FPGA在經過DAC且輸出sinwave
但是我不知如何控制ADC and DAC....請問有範例可以參考
或是有人可以跟我說怎麼做嗎???
而在VHDLcode中要加入什麼??
/ l) |# {; D/ S- X謝謝

tommywgt

entity ...
  AdcIn : std_logic_vector(xx downto 0);
! Q3 D: K# P( Y1 _0 {- A  DacOut : std_logic_vector(xx downto 0));
end ....
  G0 b: B: @7 M2 Q! i! Oarchitecture ...
begin
$ T0 t3 G% M' g$ g# a
4 I4 ~) G/ C$ c( L4 n( g4 W! nDacOut <= AdcIn;
) {+ u" V2 g  f1 h  c6 S0 w
end...

7 T' q5 N9 d7 o# m0 O
其實只有一行, 雖然我不知道我為什麼要key這麼多字...

ablendos

tommywgt你好!!!
感謝你的回覆,我是完全的新手所以有些問題可能有點蠢
在VHDL中不用加入trigger訊號去通知ADC將資料丟進來嗎??
1 N) J# q* l8 w- P  b如果要,要如何在VHDL中寫??
我有找到一個範例,但為何他還要用matlab以及signaltab???
" E, E- f# Z1 K0 o2 ?7 \有些地方真的不太懂????
0 k8 z' I$ S# {7 b; j

謝謝!!!

tommywgt

那個trigger不就是sample clock嗎?
給個clock就好啦, 不一定要從FPGA給的

ablendos

Dear tommywgt:
請問一下我的clk要怎麼給??
4 |1 a2 E$ ~; p; y. j$ I8 I在USER manual 中有提到ADC與DAC各有一個CLK名稱,adc_PLLCLK1 and dac_PLL1
, b( w2 U+ v$ \4 W* L4 w是要給兩個嗎???
謝謝