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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Layout設計討論區 › sample hold的電路佈局
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[問題求助] sample hold的電路佈局

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1#
發表於 2009-7-24 13:55:51 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
5Chipcoin
最近在將adc的電路作佈局，而完整電路跑過c+cc後，效能比原先pre-sim掉了1bit，% H( W0 ^! p" c9 Q  t$ q. Y
因此最近將前端smaple-hold amp電路拿來跑r+c+cc的測試，結果輸出結果幾乎failed掉，
* k2 J, N" h! q1 I% d因此想請問是否我在佈局上擺放位置不好，, W. e% h9 l* ~: }$ E7 @
或是若要降低r的影響該怎樣修改，# O% f( d2 b1 \0 g, ?1 |
能提供點意見。
9 ^6 C3 n" P$ o( J/ O/ T  @1 s9 W
! Y( g0 p" ?6 q0 r" q2 ~電路圖3 u$ n1 y) g& I% b5 j: Z4 q: r+ \
9 m3 d1 \1 B+ D8 F+ ^5 s# Y

, O: l8 c3 u; s7 W$ J佈局示意圖" l' F- R" V& u* x1 a
6 F! e9 L: s& a/ w! a5 s# O

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