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請問板上大大,
( u6 j7 P# q2 o8 \. D8 D小弟現在想要用利用verilog-a module,6 I* M/ L! a9 ]
把 model card 的 某些 參數作 time dependence的變化,5 _4 e1 ~5 P% s h
在跑暫態分析時,希望在跑的同時可以因此看到 參數隨時間變化 ,對電路output的影響。; n- {' a7 _* p0 I( Z* S, E
算是作reliability simulation。$ m/ J6 p! \: r
可是小弟自己試了一下,用verilog module去refer to builded-in device model
) i8 D! U/ I ^4 k在跑暫態分析開始前就會把model參數讀入,然後就跑到分析結束,似乎沒辦法讓它在
( O& v% S* m- l( a1 g0 J3 N+ p! T中間有變化。至於直接用behavior 的方式,由於equation的參數太多了,變成我要. A [& ]8 n: p7 F: o7 A7 @- ~
把model card的參數一個個直接key in , 也沒法完全和內建的model一樣所以就先不
4 O) O: O5 o Y M, v/ Z考慮。不知道板上大大有沒有idea,謝謝 |
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