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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Analog/RFIC討論區 › Delta Sigma 問題
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[問題求助] Delta Sigma 問題

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kuohsi
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1#
發表於 2009-6-10 10:16:16 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
最近設計2-nd order Delta-Sigma ADC,已經Hspice階段，* I3 {# [$ w" g1 Z& g8 K
但是最後FFT結果卻不如預期，noise floor很高，9 j& s& g, q6 B9 m+ @9 F. n3 U
Behavior model 可達到130dB3 I  Q% B  b( Z! D# e$ Q0 k" o$ f
請問有什麼建議嗎?
5 n6 S+ p; P$ F2 A(OPA gain = 70dB, OSR=2048, BW=50Hz)
1 Q# J! R1 i$ D. b3 O: r) o2 `0 ]' q9 [" w
[ 本帖最後由 kuohsi 於 2009-6-10 10:21 AM 編輯 ]

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2#
發表於 2009-6-10 14:27:30 | 只看該作者
請問你的delta sigma是類比or數位端,9 g( |1 \7 r2 h+ X+ ~- W
ADC or DAC or digital delta sigma
4 R7 q6 S( B8 }2 _若為類比,且為不連續,應該無法使用hspice算出noise floor,
/ y1 e  @' [; o若是數位輸出端,可以使用數位輸出來算.
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kuohsi
3#
 樓主| 發表於 2009-6-10 15:07:16 | 只看該作者
我的是ADC modulator直接輸出, 也就是比較器的輸出直接做FFT7 j9 c& `3 u8 q$ n7 Z) k9 K7 ~$ `$ x
所以不知kokokiki大您說的這樣是類比還是數位輸出?9 b0 F3 ^3 A1 z( a8 q0 ]
另外，noise floor 是我直接目測估算的。
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4#
發表於 2009-6-10 15:14:50 | 只看該作者
sorry!,1 F, W" y  O  z- _2 }8 D  y! J
你的結果應該數位輸出端的結果,: V" S: i' G0 Z5 I2 p: o# D
要利用noise cascade的公式算analog前端有供獻多少noise,但你的simulation op-gain-70dB 得-106dB看起來是不合理,' [4 E5 }2 o' y
實際上可能更差,用hspice做simulation不可能將元件的noise計算進去,看起來你的simulation的結果只有opa的好壞影響結果.. o( {( B1 i4 F& A5 e
如果改善opa應該可逼進其理想的結果,但其元件的noise並沒有計算進入,會導致其結果會非常的差,所以delta-sigma的每級的gain-plan關係到noise-plan,所以在整個理論設計就要實際去考量device-noise的存在.
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kuohsi
5#
 樓主| 發表於 2009-6-10 15:51:07 | 只看該作者
謝謝kokokiki大：# U7 z$ {- A$ T4 N6 d' w0 y
另外問一下switched-capacitor電路，7 f$ w5 S* T: ]/ |
要如何改善charge injection, clock feed-through等問題，
7 [- E; q6 k5 }8 ^, a  \書上只寫用non-overlap的clock改善，
5 b3 [" n4 n, c/ C但還有其他方法嗎?
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lynker
6#
發表於 2009-6-10 16:59:36 | 只看該作者
差分結構會改善charge injection，clock feed-through
5 b8 D/ W0 p; ^# B再就是下極板採樣+non-overlap clock
& ?, N! c, z7 C另外注意採樣電容所帶來的熱雜訊9 o  X0 Y2 G* |( b
若是用作電能計量應注意1/f雜訊的抑制
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7#
發表於 2009-6-11 10:47:27 | 只看該作者
使用full-differential的架構並注意layout的對稱,將switch的ron及雜散電容調小及加dummy mos,可以改善charge injection,6 c. C7 C& Q( D2 @, P
clock feed-through可以使用non-overlap的clock改善或2-phase clok也可改善.
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kuohsi
8#
 樓主| 發表於 2009-6-11 13:29:12 | 只看該作者
請問kokokiki ,將switch的ron及雜散電容調小
; E: }, e6 k3 W: T# N8 d8 S是加大開關的寬度嗎?
  F/ c% X/ s- Y1 d; u: }  q可是WIDTH加大ron降低，但是雜散電容要如何降低?+ [* P+ Q* R$ u$ O
感謝
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9#
發表於 2009-6-11 14:14:52 | 只看該作者
對Y,mos W上升,雜散電容也上升,但是有方法,那就是要你看對mos基礎的了解,% U" `! Y1 o2 S) T- z
解法有很多....
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10#
發表於 2009-6-12 23:34:50 | 只看該作者
hspice transient analysis 無法將noise加入考量
7 E7 D8 O$ n8 W  n/ |  y1 A2 yhspice 的.noise analysis也沒辦法做有switch period的分析 (況且很多fundry 並未將noise parameter 'AF & KF' 加入model card 中): T3 k& E1 F8 f& D6 s( Y
除非使用cadence spectreRF 的PSS + PAD analysis 那又是很麻煩的事了....& B. S+ A6 r0 D6 i0 k
通常分析noise方式都是大致用input的cap 去計算thermal noise ~  KT/C  4 O* N+ z1 D; [! u/ N
charge injection是用nonoverlap 去解決阿.  有什麼問題嗎?還是你感覺這方式有缺陷嗎?
) x0 a  e3 D; k" q7 {' U& D# a7 ^. z3 Z" g( `
noise floor 計算可以用你的數位訊號取psd  再積分頻率範圍得到power值  取10log才是你真正的noise floor值
' f2 v6 _# y0 J當然還要注意psd是single side band還是double side band,  spectre 是double side band 所以積分完的power還要多乘2& C# q$ ~4 Q, ^/ z, U$ L$ G8 S- s
算psd也是有技巧的,http://www.scribd.com/doc/2414951/ADC-Testing-Methods
- m2 m4 o: [2 i7 m: d以前碩班有用過,有無遵循訊號和clock間的規則會導致結果好壞差相當多. ~/ z2 P/ {! j0 M$ l
不過看你的noise floor並不會很差阿.......我以前做的2階也跟你差不多勒.......7 r9 f1 U! a( h  H! Q6 z% g: U6 _
1 P* p' I& u8 w! N+ w0 f) Q9 q
transient 鎖模擬出的noise floor會高 主要原因是在各級sampling integrator的settling behavior上
0 n$ W* e- t7 e3 c! q; _: h. y0 M! A3 r舉例來說你要sampling的訊號是否在sampling clock結束前就setting好, 這和op的unit gain bandwidth有關.( T; O0 x1 Y) |  l6 r: ?
hold clock是否是你要的電壓值, 這和op的gain有關, op的output swing有無nonlinearity 等等 ....這方面有很多paper可以參考囉.* {2 b9 E" x7 N
介紹你一個相當不錯的工具:7 j2 ~" J' y) Q) F( C  t
http://www.mathworks.com/matlabcentral/fileexchange/7589& k3 R5 v/ Y! b0 ^, v! ~- c

. h4 v/ S( R- D不錯的書:8 B7 Y" F5 _1 T" S, I- L
http://www.amazon.com/Low-Voltag ... ref=pd_bxgy_b_img_a" J0 g% T$ |- C- M& p
http://www.amazon.com/Delta-Sigm ... ref=pd_bxgy_b_img_a
7 c1 b$ i9 q8 J3 M" o; bhttp://www.amazon.com/High-Perfo ... ref=ntt_at_ep_dpi_1
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kuohsi
11#
 樓主| 發表於 2009-6-15 10:45:45 | 只看該作者
感謝各位高手的回答，感激不盡
" U3 z" R! [1 j. X! _; j  J
* ?" _7 ?& w5 k: f, p0 I想再問一個問題，( f! e# ?3 Z# Z8 Z+ ?( D% G
為何我輸入交流信號給delta-sigma ADC- m6 j! O) q2 @3 s7 S% L, a
看頻譜時諧波(HD3)很大，! e8 d4 v0 R8 w5 U: o( ]
是因為OPA non-liearity的關係嗎?
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12#
發表於 2009-6-30 19:59:48 | 只看該作者
原PO的圖，正確嗎?. @+ e2 E5 u5 n8 v' m
我會提這個問題是因為:
4 E1 i3 ?- S9 f8 x你的bandwidth 50 Hz" L0 j2 \* d3 r! r9 Q
請問你下.tran 跑多久?  這模擬應該會跑很久，而且檔案會很大唷; E8 _, ]) Y$ p! F% W$ F5 h/ b
由你的圖看起來沒有noise shaping" y% K7 T/ h- g- C
9 q9 L" m+ E: {0 W0 @' ?# W1 K
然後 我覺得noise floor看起來怪怪的， 接近10Hz 是你的輸入訊號嗎?
3 }$ H+ Q: F0 {還是說 那是FFT造成的，  如果那不是訊號， 看noise 並沒有意義4 u3 k; Y, ?& s  S

. e0 Z5 t7 C. R3 ~& v  Y7 ]
- ?, `( ?! {9 Z: ?9 F, S* J  Y2 H這是我淺見~剛好最近也在STUDY這
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13#
發表於 2009-7-1 22:17:34 | 只看該作者
看頻譜時諧波(HD3)很大  ?, Y, ]" P4 |) X4 q' m; r7 {
是因為OPA non-liearity的關係嗎?" {7 Y% l7 \, E# Q- o  g
    有可能吧 ~ !
) t" U+ E1 V6 i* A( R
( v; _; z2 D$ Y2 p由你的圖看起來沒有noise shaping
: N0 ~; G8 P& X9 l/ O$ f$ D    應該是看的頻寬不夠吧, 不是log scale喔" x  s4 Q8 [. s
  I& o3 P- L" t5 x3 g, c6 a
然後 我覺得noise floor看起來怪怪的， 接近10Hz 是你的輸入訊號嗎?$ K/ ?0 v' Z9 A9 E! T4 P3 Y( {3 J
還是說 那是FFT造成的，  如果那不是訊號， 看noise 並沒有意義
( y6 s7 {$ d1 g# t/ R* [    低頻有可能是DC的平均訊號,傅立葉展開不是都有各DC項嗎?4 @% h4 Y  x) [8 \
    我也認同大大說的,沒有訊號只看noise是沒意義的,因為又看不到SNR or SNDR
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kuohsi
14#
 樓主| 發表於 2009-7-2 10:10:39 | 只看該作者

我是原PO

各位高手好，我的輸入是DC值，使用的window=black時，表現的信號有3點，9 i. z' @! _; R- y
所以10HZ附近(前3點)為信號頻率，
' P- A1 d' @; `8 S: z8 g6 q  E這個圖有noise shapping，我的fs=200kHz, BW=50Hz! x( V( e2 z% I
所以我把範圍拉到幾百Hz, 導致看起來好像沒有noise shapping！4 \8 ~3 r" V0 F& b6 E

  @  D" V2 Y/ _7 n+ Z4 m( t, k. S1 }, b最近大概知道問題點，但還是不能很肯定，. N4 T( A& K5 U! s
應該是switched-capacitor電路的開關大小的問題，# a  M3 b4 M3 e" T9 d4 \
我把開關大小調小降低charge injection,效果有好一點，但還是不夠，) R  q; g# t* x
請問大家SC電路的開關，設計時有什麼需要注意的嗎?
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