關於加guard ring 以及在lvs的erc error

gyamwoo

各位好。
8 w% S3 N  O; B9 e; l. J6 T% v) T- X1 ~我在CMOS_Transistor_Layout_KungFu這本教layout的小冊子中，在guard ring(GR)的部份讀到
, z& m& b/ Y) {& e$ W- BNMOS要加 N型GR接VDD，可以吸附N型少數載子
PMOS要加 P型GR接VSS，可以吸附P型少數載子

# O0 f5 N/ w: ?" v不知道經驗豐富的你們是不是都這樣做？
一個BLOCK裡除了所需的POWER之外還有兩種型態的GR？
我覺得這樣有點麻煩。因為我想若是不管N或P，只要在外圍圍一圈N或P型GR，異性相吸，同性相斥。相
" W$ i- N1 m. n斥的載子會因為空乏區的關係要走比較遠的路徑跑到別的BLOCK，這樣的影響應該相對比較小吧？
1 x- e( B; f9 C
另外，我是用TSMC 0.18UM的製程。在做lvs的時候也會有做ERC的檢查。我因為多加了這些浮空的GR
造成我ERC有錯，是不是可以不用解掉呢？還是有方法解掉的呢？
附一下我的圖： 上中下的GR都是ERC有錯的部份，我問了CIC都沒回應我…難道這是非常小兒科的問題嗎？
8 S: z1 U. y1 O+ K

" |" T. m5 M# r* g2 W' P[ 本帖最後由 gyamwoo 於 2009-10-23 01:10 PM 編輯 ]

gyamwoo

小冊子好像沒丟上來@_@
小冊子好像沒丟上來@_@
小冊子好像沒丟上來@_@
小冊子好像沒丟上來@_@
* f; z+ C1 R1 Q  _2 d9 a說實在的還不太會用chip123上的功能

clarkhuang

如果確定都有連接上了  此錯誤可以忽略掉

motofatfat

我因為多加了這些浮空的GR'
) f9 V/ k6 {% h2 [4 C 造成我ERC有錯，
  i' E! A; c. P3 k* w" r是不是可以不用解掉呢？
6 A( J, }- p$ Z( K$ I3 B" o還是有方法解掉的呢？

儘可能不要浮接
! f; e6 k0 e) x" }/ j( A
如果確定都有連接上了
% Y) d# [5 h9 E& F5 v* N5 ] 此錯誤可以忽略掉
' x# h' p& O% D& m4 h5 c因為
有時候是 POWER NAME 沒在rule file 上
ex:rule file 只認 vdd and gnd 是 POWER 和 GROUND
那你用 dvdd dvss 就會出現
4 R2 ?' @) x' \, A( A: `* j! Ifloating nxwell 和 floating psub

有時候是PSUB2  造成 一些  獨立 ㄉ PSUB
! {% z! J' ^+ Q, t3 l" h5 `
; F3 W+ I4 ]9 y2 f* n我問了CIC都沒回應我…難道這是非常小兒科的問題嗎？
) y* `$ c9 C! \5 H/ c; `* q------
/ Z  z0 ~( H8 P# X) d被你猜中了 通常只有菜ㄉ人 才會問這種問題
; u) b: r. [3 d  J: g! l0 x! a就是常有一些菜ㄉ問題 讓 教授們 不想去回答
5 B' \8 |0 M/ V) s: c; h所以我有空 會在這裡 哈拉 哈拉

skeepy

你的圖浮接的PGR OR NGR有確實的用METAL接到VDD或VSS嗎？
0 Z  u/ `) P$ J, \" D! G1 }你的LAYOUT DEVICE不是啥特殊的,這兩個ERC ERROR應該要清掉
才是.

12345

從圖看你的pring是floating,沒接到groud,erc會抓一定是沒接（但有的是有接蛋沒給ground name,這樣也會抓出來),我是會把ERC都解掉,建議ERC也要都解掉才算OK,不過有些ERC寫的人沒寫好,有些會有假錯,譬如hot well,也會被當成沒接到POWER,而抓出來,或者NMOS做在NWEL當CAP,這也會抓出來,會寫command file也能自己加上一些erc判斷,來讓IC WORK機率提高,commmand file還是人寫的,寫的人不一定會考慮很週到,自己會寫最好,不然就是給專門在寫的人去寫(大公司都有專門寫command file的)

gyamwoo

那兩條GR確定是會拉到chip的pad上，量測時會給vdd跟ground。
3 M% p4 Q& U2 C. p9 h& @我覺得會認為是floating是不是因為我沒有接到任何一個mos或是device呢！？

gyamwoo

另外再討論GUARDRING(GR)到底要不要跟POWER接在一起，因為這會讓LVS簡單不少
是這樣的啦。以前在123上面看過說GR可以跟power接在一起，但GR的效果就不會比較好。
) ~# C9 C$ T/ [0 s畢竟GR是要吸雜訊的，另外GR跟BODY或WELL會是逆偏的PN接面，有一空乏電容；如果接GR的電源或地是不夠純淨的話，其雜訊或抖動的電壓會不會耦合進電路降低CHIP的效能呢？
+ J/ o. n8 }* V5 V4 b1 g7 H$ {好苦惱喔