請問任意餘數產生器要如何設計 - [懸賞 RDB 10 元]

masonchung

Verilog " % "餘數運算 無法合成硬體
有人知道可合成的"任意餘數產生器"要如何設計嗎?
亦即求 X % Y (Y的值不固定,X ,Y均假設小於128)

[ 本帖最後由 masonchung 於 2007-1-25 02:42 PM 編輯 ]

tommywgt

如題, 所以使用除法器就行了
7 p; R% |' R* e在fpga的tool都有內建不用錢的lib
在dc下可以呼叫design well的除法器
1 ^- Q" P* {- B7 p7 R; S想自己寫的話有二個方法你可以試試看 1)長除法 (就是國小敎的那個除法數學) 2) Radix-4除法器

以上的方法我都有試過, 你也可以試試看, 一定可行的, 試完要給RDB哦!

masonchung

恩,我可能沒說明清楚
重點是=> 除數(Y)是個不固定長度(每次計算要能調整bit數,可能因外來條件而變)
. a# N* A$ j# ^' p這樣的(餘數產生器)除法器可以寫的出來嗎
, E  z4 Z8 Q/ p( s2 _
9 W# S) p1 t" g& V[ 本帖最後由 masonchung 於 2007-1-30 10:08 PM 編輯 ]

tommywgt

如題, 我可以再補充多一點:
自己寫的話我還是建議: 1)長除法 (就是國小敎的那個除法數學) 2) Radix-4除法器

在synsizable的code不可能故意寫很大的code等著用, 所以呢, 我這先提出二個方案
# ?1 w9 W( `9 D* c1)
在verilog下有個東東叫'define
在vhdl中有個東東叫constant的
1 _/ o1 W  Z$ q% H" w, t透過宣告來知道word legth
一定可以的

- U' x& y; _( B3 i' ^2)
% \  Z: f& E" [3 n. _2 _在使用這個自己寫的lib時用generic (vhdl)或parameter (verilog)傳入長度, 在code裡就可以判斷了

5 v, E( _9 |. f4 \$ `這時for跟while這些不常用的指令就很好用了, 而且一定可以合出真正的硬體的

masonchung

對了請問一下用for 迴圈去做
這樣如果除數(Y)有(7~1)個bit可變化
3 U. |$ L7 a7 n# M是不是會產生7個除法器 (7bits DIV,6bits DIV,...,2bits DIV,1 bit DIV)?
0 k& q; X' R3 e1 W5 k) C. |2 P還是128個除法器?
有無更省gate count的做法呢?

tommywgt

在二進位的長除法其實只有比大小而已
3 A% [: Q7 R( h: G" e用FOR去比的次數就是你的被除數BIT數(不是除數喔)而不是每一次都產生一個完整的除法器
  z7 \1 B5 E* S6 l0 ~
長除法做出來後你可以試一下RADIX-4除法器, gate count比較小, 速度也比較快...

tommywgt

這個問題還是沒有解決嗎???

masonchung

謝謝 tommywgt 大
我想出長除法的code囉