DRC所出現的問題？

shihchia

1、ｐ0.R.1 (@Min poly area coverage <14%
DENSITY POLYI INSIDE OF EXTENT < 0.14
7 [4 X4 G& j* e; q8 u* vpoly_DENSITY.log: 0.6 6.3 65.35 28.1  0.0940808
& C% Q$ V' |$ z& F( u; n' Y0 b
2、M1.R.1 {@ Min M1 area coverage <30%
* r* W! L: P- E' @+ `DENSITY M1I INSIDE OF EXTENT < 0.3
1 M0 f/ y% P$ BM1_DENSITY.log: 2.95 4.75 67.15 30.25  0.250681
# J9 Z( z" @! v( I# N
/ `1 o0 C/ U5 h& b, U3、M２.R.1 {@ Min M1 area coverage <30%
" j8 v" {. Y6 Z$ m( `5 Q% ^DENSITY M２I INSIDE OF EXTENT < 0.3
M2_DENSITY.log: 3.7 7.2 68.4 26.3  0.0331737

5 `' v; t5 _: g  d5 }
/ k& j: @9 F# r' [1 I7 Y3 ?2 |最近在layout全加器，在DRC時，遇到的這三個錯誤訊息
6 R7 |6 r1 X! c3 q大家幫幫忙，一起替我解決一下唄
- @) U3 d, `. L! F* o謝謝啦！！！

小朱仔

這三個錯誤只要多補 poly metal1 metal2 dummy就可以解決了
像ploy gate要14% 但你只有9% 所以還要在努力加很多dummy poly這樣就可以過了
5 g0 Q/ I6 v1 ?0 T) w# e' B其餘依此類推,製程廠會要求density要夠是因為怕密度不足會造成Top Layer過重壓誇下層所以建議還是補滿

sw5722

像我們通常在小block時,這個問題會視為"假錯",
. v8 j( J/ W  r( g8 y* }' s9 ~等到上層整合時,再一次補齊.
高密度是可以增加良率的.

cjchao

非 chip-level 時，可視這個問題為"假錯"，不需解。

motofatfat

通常在小block時,這個問題會忽略,
  ~2 n7 t  w# z. d  r等到最上層整合時,再一次補齊
或是框出不補ㄉ地方後,通常是類比或重要ㄉ地方
讓光罩公司去補

u9513349

area coverage <14%
' F1 R+ Y! T& [  v- I2 k; |8 L: `
area coverage <30%
3 \3 t) q$ S, w9 `$ W
" ~8 u/ g: }( |( W0 v, \3 F$ y在drc來講是正常的(那是當作業,非下線)
0 @8 Y. s" A" I( ^- @8 e
. r2 ]9 {' ^! n如果要下線的話,就要補滿ｍｅｔａｌ　和　ｃｏｎｔａｃｔ