Verilog 語法問題：Specify Block該如何使用？

markscat

1. 
   
2. /*
   
3. FUNCTION        : 3-INPUT AND GATE
   
4. */
   
5. `timescale  100 ps / 10 ps
     ~' c. v( }# B) V% q8 o
6. `celldefine
   
7. module and3 (o, i0, i1, i2);
   5 F5 T8 r, E  ^& k' J0 E7 T
8.     parameter cds_action = "ignore";
   
9.     output o;
   3 ]7 J- N6 D; X9 k8 E
10.     input  i0, i1, i2;
    
11.     and A1 (o, i0, i1, i2);
    ! i/ u$ l5 Z( g. {
12.     specify
    9 {$ }' q: S4 c% c& r
13.         (i0 *> o) = (1, 1);
    0 }* f- ]6 t% E! q/ E. y8 t
14.         (i1 *> o) = (1, 1);
    ( e" g1 D5 k! h% p' h$ B4 s1 y
15.         (i2 *> o) = (1, 1);
    
16.     endspecify
    1 ?* `# i1 F$ R; E& i
17. endmodule
    $ u1 `3 H5 G0 N# b* q; O6 U2 Q
18. `endcelldefine
    

複製代碼

以上這個程式碼，是我在OrCad中找到的一段3輸入的and Gate的程式碼。
9 o) ^8 F- ?" N$ u- c很簡單的，就是對三個輸入做and的運算。就算是新手也看得懂，對吧！
; w! o. E/ G9 S7 f3 X2 a) a問題來了

1. 
   1 O# ]; [2 e. c+ j6 {( U; g( i9 O
2.     specify
   ) p  e0 }8 \+ t7 S/ I: a* }
3.         (i0 *> o) = (1, 1);
   ) }  }& g5 O1 Y4 @7 w+ t! u' Y
4.         (i1 *> o) = (1, 1);
   / b- ^+ s8 O& x7 _9 x% V
5.         (i2 *> o) = (1, 1);
   / E% m4 S3 X9 x0 s7 Q9 k$ d
6.     endspecify
   

複製代碼

這就是我的問題，我找了很多文件，都不能完全瞭解段程式碼的意義。
+ E/ }8 o' \4 y  J9 V是否有人能夠幫我解釋一下，這段程式碼以及Specify Block的意義和用法？

masonchung

您好
# M5 h! W, A% {& D" z/ m5 R5 aSpecify Block 是用在路徑延遲的模擬

(souce*>destination)=delay_value
Specify two delays, rise and fall = (t_rise, t_fall);

markscat

回復 2# masonchung
; l2 V# s; P: L4 q# W4 v) q3 o. C( R( g
原來如此，瞭解了。
5 e2 l) E! l) e感謝回覆^^